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參數(shù)資料
型號(hào): EP20K30ETC144-3
廠商: Altera
文件頁數(shù): 51/117頁
文件大?。?/td> 0K
描述: IC APEX 20KE FPGA 30K 144-TQFP
產(chǎn)品培訓(xùn)模塊: Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝: 60
系列: APEX-20K®
LAB/CLB數(shù): 120
邏輯元件/單元數(shù): 1200
RAM 位總計(jì): 24576
輸入/輸出數(shù): 92
門數(shù): 113000
電源電壓: 1.71 V ~ 1.89 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 144-LQFP
供應(yīng)商設(shè)備封裝: 144-TQFP(20x20)
產(chǎn)品目錄頁面: 602 (CN2011-ZH PDF)
其它名稱: 544-1865
EP20K30ETC144-3-ND
Altera Corporation
39
APEX 20K Programmable Logic Device Family Data Sheet
Figure 25. APEX 20K Bidirectional I/O Registers
Note to Figure 25:
(1)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN
D
Q
ENA
VCC
2 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..2]
2
12
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
Slew-Rate
Control
VCCIO
Optional
PCI Clamp
Output Register
t
Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
DQ
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
DQ
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column,
or Local Interconnect
CO
Open-Drain
Output
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PDF描述
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參數(shù)描述
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EP20K30ETC144-3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 192 Macro 92 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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