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參數(shù)資料
| 型號(hào)： | EP1SGX40GF1020I6 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 1296/1456頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX GX FPGA 40K 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 12 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計(jì)： | 3423744 |
| 輸入/輸出數(shù)： | 624 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
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9–18
Altera Corporation
Stratix GX Device Handbook, Volume 2
February 2005
Recommended Resets
Figure 9–5. Receiver & Transmitter With No Train Receiver CRU Option
Figure 9–6 shows the transmitter reset sequence.
Transmit and Receive (Duplex)
with Train RX CRU with TXPLL
output clock option disabled
Single Width
(8/10)
Double Width
(16/20)
rx_clkout
rx_coreclk
tx_coreclk
inclk
tx_coreclk
rx_clkout
data path width
Receive
Parallel
Clock
Transmit
Parallel
Clock
Receive
Parallel
Clock
Transmit
Parallel
Clock
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