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參數(shù)資料
| 型號(hào)： | EP1SGX10DF672I6 |
| 廠商： | Altera |
| 文件頁數(shù)： | 178/1456頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX GX FPGA 10KLE 672FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計(jì)： | 920448 |
| 輸入/輸出數(shù)： | 362 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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19–10
Altera Corporation
Stratix GX Device Handbook, Volume 2
September 2004
Finite Impulse Response (FIR) Filters
When the coefficients are loaded in parallel, they can be fed directly from
memory elements or any other muxing scheme. This facilitates the
implementation of an adaptive (variable) filter.
Further, if the user wants to implement the shift register chains external
to the DSP block, this can be done by using the altshift_taps
megafunction. In this case, the coefficient and data shifting is done
external to the DSP block. The DSP block is only used to implement the
multiplications and the additions.
Parallel vs. Serial Implementation
The fastest implementations are fully parallel, but consume more logic
resources than serial implementations. To trade-off performance for logic
resources, implement a serial scheme with a specified number of taps. To
facilitate this, Altera provides the FIR Compiler core through its
MegaCore program. The FIR Compiler is an easy-to-use, fully-integrated
graphical user interface (GUI) based FIR filter design software.
f
For more information on the FIR Compiler MegaCore, visit the Altera
web site at www.altera.com and search for “FIR compiler” in the
“Intellectual Property” page.
It is important to note that the four-multipliers adder mode allows a DSP
block to be configured for parallel or serial input. When it is configured
for parallel input, as shown in Figure 19–6, the data input and the
coefficients can be loaded directly without the need for shiftin/shiftout
chains between adjacent registers in the DSP block. When the DSP block
is configured for serial input, as shown in Figure 19–5, the
shiftin/shiftout chains create a register cascade both within the DSP block
and also between adjacent DSP blocks.
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