參數(shù)資料
型號： EP1S80B956C7N
廠商： Altera
文件頁數(shù)： 271/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 80K LE 956-BGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 7904
邏輯元件/單元數(shù)： 79040
RAM 位總計： 7427520
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應(yīng)商設(shè)備封裝： 956-BGA覆晶式（40x40）
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1–32
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Fast PLLs
general purpose abilities of the Fast PLL. For information on the high-
speed differential I/O interface capabilities, see the High-Speed Differential
I/O Interfaces in Stratix Devices chapter.
Figure 1–17. Stratix & Stratix GX Fast PLL Block Diagram
(1)
The global or regional clock input can be driven by an output from another PLL or any dedicated CLK or FCLK pin.
It cannot be driven by internally-generated global signals.
(2)
In high-speed differential I/O support mode, this high-speed PLL clock feeds the SERDES. Stratix and Stratix GX
devices only support one rate of data transfer per fast PLL in high-speed differential I/O support mode.
(3)
This signal is a high-speed differential I/O support SERDES control signal.
Charge
Pump
VCO
÷g0
8
Clock
Input
PFD
÷l1
÷l0
÷m
Loop
Filter
Phase
Frequency
Detector
VCO Phase Selection
Selectable at each PLL
Output Port
Post-Scale
Counters
Global or
regional clock
Global or
regional clock
Global or
regional clock
diffioclk2 (2)
diffioclk1 (2)
txload_en (3)
rxload_en (3)
Global or
regional clock (1)
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PDF描述
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