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參數(shù)資料
| 型號(hào)： | EP1S80B1508C7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 207/290頁(yè) |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S80B1508C7ES |
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Altera Corporation
July 2005
4–27
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
Figure 4–3
shows the TriMatrix memory waveforms for the M512, M4K,
and M-RAM timing parameters shown in
Tables 4–40
through
4–42
.
Figure 4–3. Dual-Port RAM Timing Microparameter Waveform
Internal timing parameters are specified on a speed grade basis
independent of device density.
Tables 4–44
through
4–50
show the
internal timing microparameters for LEs, IOEs, TriMatrix memory
structures, DSP blocks, and MultiTrack interconnects.
wrclock
wren
wraddress
data-in
reg_data-out
an-1
an
a0
a1
a2
a3
a4
a5
din-1
din
din4
din5
rdclock
a6
din6
unreg_data-out
rden
rdaddress
bn
b0
b1
b2
b3
doutn-2
doutn-1
doutn
doutn-1
doutn
dout0
t
WERESU
t
WEREH
t
DATACO1
t
DATACO2
t
DATASU
t
DATAH
t
WEREH
t
WERESU
t
WADDRSU
t
WADDRH
dout0
t
RC
Table 4–43. Routing Delay Internal Timing Microparameter
Descriptions (Part 1 of 2)
Symbol
Parameter
t
R4
Delay for an R4 line with average loading; covers a distance of four
LAB columns.
t
R8
Delay for an R8 line with average loading; covers a distance of eight
LAB columns.
t
R24
Delay for an R24 line with average loading; covers a distance of 24
LAB columns.
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PDF描述 |
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