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參數(shù)資料
| 型號(hào)： | EP1S60B1508C5ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 197/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S60B1508C5ES |
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Altera Corporation
July 2005
4–17
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
Power
Consumption
Altera
offers two ways to calculate power for a design: the Altera web
power calculator and the PowerGauge
TM
feature in the Quartus
II
software.
The interactive power calculator on the Altera web site is typically used
prior to designing the FPGA in order to get a magnitude estimate of the
device power. The Quartus II software PowerGauge feature allows you to
apply test vectors against your design for more accurate power
consumption modeling.
In both cases, these calculations should only be used as an estimation of
power, not as a specification.
Stratix devices require a certain amount of power-up current to
successfully power up because of the small process geometry on which
they are fabricated.
Table 4–34
shows the maximum power-up current (I
CCINT
) required to
power a Stratix device. This specification is for commercial operating
conditions. Measurements were performed with an isolated Stratix
device on the board to characterize the power-up current of an isolated
Table 4–33. Stratix Device Capacitance
Note (5)
Symbol
Parameter
Minimum
Typical
Maximum
Unit
C
IOTB
Input capacitance on I/O pins in I/O banks
3, 4, 7, and 8.
11.5
pF
C
IOLR
Input capacitance on I/O pins in I/O banks
1, 2, 5, and 6, including high-speed
differential receiver and transmitter pins.
8.2
pF
C
CLKTB
Input capacitance on top/bottom clock input
pins:
CLK[4:7]
and
CLK[12:15]
.
11.5
pF
C
CLKLR
Input capacitance on left/right clock inputs:
CLK1
,
CLK3
,
CLK8
,
CLK10
.
7.8
pF
C
CLKLR+
Input capacitance on left/right clock inputs:
CLK0
,
CLK2
,
CLK9
, and
CLK11
.
4.4
pF
Notes to
Tables 4–10
through
4–33
:
(1)
When
tx_outclock
port of
altlvds_tx
megafunction is 717 MHz, V
OD(min)
= 235 mV on the output clock pin.
(2)
Pin pull-up resistance values will lower if an external source drives the pin higher than V
CCIO
.
(3)
Drive strength is programmable according to the values shown in the
Stratix Architecture
chapter of the
Stratix
Device Handbook, Volume 1
.
(4)
V
REF
specifies the center point of the switching range.
(5)
Capacitance is sample-tested only. Capacitance is measured using time-domain reflections (TDR). Measurement
accuracy is within ±0.5 pF.
(6)
V
IO
and V
CM
have multiple ranges and values for J=1 through 10.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S10B1508C6ES | Stratix Device Family Data Sheet |
| EP1S80F1508I5ES | Stratix Device Family Data Sheet |
| EP1S80F1508I6ES | Stratix Device Family Data Sheet |
| EP1S80F1508I7ES | Stratix Device Family Data Sheet |
| EP1S25F1508I7ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S60B1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S60B1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S60B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S60B1508I6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S60B1508I7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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