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參數資料
| 型號： | EP1S40B1508C7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數據手冊 |
| 文件頁數： | 13/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S40B1508C7ES |
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Altera Corporation
Section I–3
Stratix Device Family Data Sheet
2
July 2003, v2.0
●
Added reference on page 2-73 to Figures 2-50 and 2-51 for
RCLK
connections.
Updated ranges for EPLL post-scale and pre-scale dividers on page
2-85.
Updated PLL Reconfiguration frequency from 25 to 22 MHz on page
2-87.
New requirement to assert are set signal each PLL when it has to re-
acquire lock on either a new clock after loss of lock (page 2-96).
Updated max input frequency for
CLK[1,3,8,10]
from 462 to 500,
Table 2-24.
Renamed impedance matching to series termination throughout.
Updated naming convention for DQS pins on page 2-112 to match pin
tables.
Added DDR SDRAM Performance Specification on page 2-117.
Added external reference resistor values for terminator technology
(page 2-136).
Added Terminator Technology Specification on pages 2-137 and 2-
138.
Updated Tables 2-45 to 2-49 to reflect PLL cross-bank support for
high speed differential channels at full speed.
Wire bond package performance specification for “high” speed
channels was increased to 624 Mbps from 462 Mbps throughout
chapter.
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●
3
July 2005, v1.3
●
Updated
“Operating Modes”
section.
Updated
“Temperature Sensing Diode”
section.
Updated
“IEEE Std. 1149.1 (JTAG) Boundary-Scan Support”
section.
Updated
“Configuration”
section.
●
●
●
January 2005, v1.2
●
Updated limits for JTAG chain of devices.
September 2004, v1.1
●
Added new section,
“Stratix Automated Single Event Upset (SEU)
Detection” on page 3–12
.
Updated description of
“Custom-Built Circuitry” on page 3–13
.
●
April 2003, v1.0
●
No new changes in
Stratix Device Handbook
v2.0.
4
July 2005 v3.3
●
Updated
Tables 4–6
and
4–30
.
Updated
Tables 4–103
through
4–108
.
Updated
Tables 4–114
through
4–124
.
Updated
Table 4–129
.
Added
Table 4–130
.
●
●
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●
Chapter
Date/Version
Changes Made
相關PDF資料 |
PDF描述 |
|---|---|
| EP1S60B1508C7ES | Stratix Device Family Data Sheet |
| EP1S80B1508C7ES | Stratix Device Family Data Sheet |
| EP1S10F1508C7ES | Stratix Device Family Data Sheet |
| EP1S20F1508C7ES | Stratix Device Family Data Sheet |
| EP1S25F1508C7ES | Stratix Device Family Data Sheet |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP1S40B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40B1508I6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40B1508I7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40B956C5 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S40B956C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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