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參數(shù)資料
| 型號： | EP1S30F1508I7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 123/290頁 |
| 文件大小： | 3559K |
| 代理商： | EP1S30F1508I7ES |
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Altera Corporation
July 2005
2–99
Stratix Device Handbook, Volume 1
Stratix Architecture
The
pllenable
pin is a dedicated pin that enables/disables PLLs. When
the
pllenable
pin is low, the clock output ports are driven by
GND
and
all the PLLs go out of lock. When the
pllenable
pin goes high again, the
PLLs relock and resynchronize to the input clocks. You can choose which
PLLs are controlled by the
pllenable
signal by connecting the
pllenable
input port of the
altpll
megafunction to the common
pllenable
input pin.
The
areset
signals are reset/resynchronization inputs for each PLL. The
areset
signal should be asserted every time the PLL loses lock to
guarantee correct phase relationship between the PLL output clocks.
Users should include the
areset
signal in designs if any of the following
conditions are true:
■
■
PLL Reconfiguration or Clock switchover enables in the design.
Phase relationships between output clocks need to be maintained
after a loss of lock condition
The device input pins or logic elements (LEs) can drive these input
signals. When driven high, the PLL counters will reset, clearing the PLL
output and placing the PLL out of lock. The VCO will set back to its
nominal setting (~700 MHz). When driven low again, the PLL will
resynchronize to its input as it relocks. If the target VCO frequency is
below this nominal frequency, then the output frequency will start at a
higher value than desired as the PLL locks. If the system cannot tolerate
this, the
clkena
signal can disable the output clocks until the PLL locks.
The
pfdena
signals control the phase frequency detector (PFD) output
with a programmable gate. If you disable the PFD, the VCO operates at
its last set value of control voltage and frequency with some long-term
drift to a lower frequency. The system continues running when the PLL
goes out of lock or the input clock is disabled. By maintaining the last
locked frequency, the system has time to store its current settings before
shutting down. You can either use your own control signal or a
clkloss
status signal to trigger
pfdena
.
The
clkena
signals control the enhanced PLL regional and global
outputs. Each regional and global output port has its own
clkena
signal.
The
clkena
signals synchronously disable or enable the clock at the PLL
output port by gating the outputs of the
g
and
l
counters. The
clkena
signals are registered on the falling edge of the counter output clock to
enable or disable the clock without glitches.
Figure 2–57
shows the
waveform example for a PLL clock port enable. The PLL can remain
locked independent of the
clkena
signals since the loop-related counters
are not affected. This feature is useful for applications that require a low
power or sleep mode. Upon re-enabling, the PLL does not need a
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PDF描述 |
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參數(shù)描述 |
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| EP1S30F780C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S30F780C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S30F780C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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