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參數(shù)資料
| 型號： | EP1S25F1508C5ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 107/290頁 |
| 文件大小： | 3559K |
| 代理商： | EP1S25F1508C5ES |
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Altera Corporation
July 2005
2–83
Stratix Device Handbook, Volume 1
Stratix Architecture
Table 2–19
shows the enhanced PLL and fast PLL features in Stratix
devices.
Table 2–19. Stratix PLL Features
Feature
Enhanced PLL
Fast PLL
Clock multiplication and division
m
/(
n
×
post-scale counter)
(1)
Down to 156.25-ps increments
(3)
,
(4)
m
/(post-scale counter)
(2)
Phase shift
Down to 125-ps increments
(3)
,
(4)
Delay shift
250-ps increments for ±3 ns
v
v
v
v
v
6
Clock switchover
PLL reconfiguration
Programmable bandwidth
Spread spectrum clocking
Programmable duty cycle
v
3
(5)
Number of internal clock outputs
Number of external clock outputs
Four differential/eight singled-ended
or one single-ended
(6)
(7)
Number of feedback clock inputs
2
(8)
Notes to
Table 2–19
:
(1)
For enhanced PLLs,
m, n
, range from 1 to 512 and post-scale counters
g, l, e
range from 1 to 1024 with 50% duty
cycle. With a non-50% duty cycle the post-scale counters
g, l, e
range from 1 to 512.
(2)
For fast PLLs,
m
and post-scale counters range from 1 to 32.
(3)
The smallest phase shift is determined by the voltage controlled oscillator (VCO) period divided by 8.
(4)
For degree increments, Stratix devices can shift all output frequencies in increments of at least 45
°
. Smaller degree
increments are possible depending on the frequency and divide parameters.
(5)
PLLs 7, 8, 9, and 10 have two output ports per PLL. PLLs 1, 2, 3, and 4 have three output ports per PLL.
(6)
Every Stratix device has two enhanced PLLs (PLLs 5 and 6) with either eight single-ended outputs or four
differential outputs each. Two additional enhanced PLLs (PLLs 11 and 12) in EP1S80, EP1S60, and EP1S40 devices
each have one single-ended output. Devices in the 780 pin FineLine BGA packages do not support PLLs 11 and 12.
(7)
Fast PLLs can drive to any I/O pin as an external clock. For high-speed differential I/O pins, the device uses a data
channel to generate
txclkout
.
(8)
Every Stratix device has two enhanced PLLs with one single-ended or differential external feedback input per PLL.
相關PDF資料 |
PDF描述 |
|---|---|
| EP1S30F1508C5ES | Stratix Device Family Data Sheet |
| EP1S40F1508C5ES | Stratix Device Family Data Sheet |
| EP1S80F1508C5ES | Stratix Device Family Data Sheet |
| EP1S10B1508C7ES | Stratix Device Family Data Sheet |
| EP1S20B1508C7ES | Stratix Device Family Data Sheet |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S25F1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25F1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25F1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25F1508I6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25F1508I7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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