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參數(shù)資料
| 型號： | EP1S25B672C6 |
| 廠商： | Altera |
| 文件頁數(shù)： | 340/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-BGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（35x35） |
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3–8
Altera Corporation
Stratix Device Handbook, Volume 2
June 2006
External Memory Standards
clock mode, or K or Kn in single clock mode. The edge-aligned CQ and
CQn clocks accompany the read data for data capture in Stratix and
Stratix GX devices.
Figure 3–5. Data & Clock Relationship During a QDRII SRAM Read
Notes to Figure 3–5:
(1)
The timing parameter nomenclature is based on the Cypress QDRII SRAM data sheet for CY7C1313V18.
(2)
CO
is the data clock-to-out time and tDOH is the data output hold time between burst.
(3)
tCLZ and tCHZ are bus turn-on and turn-off times respectively.
(4)
tCQD is the skew between CQn and data edges.
(5)
tCQQO and tCQOH are skew between the C or Cn (or K or Kn in single-clock mode) and the CQ or CQn clocks.
When writing to QDRII SRAM devices, data is generated by the write
clock, while the K clock is 90° shifted from the write clock, creating a
center-aligned arrangement.
f
Go to www.qdrsram.com for the QDR SRAM and QDRII SRAM
specifications. For more information on QDR and QDRII SRAM
interfaces in Stratix and Stratix GX devices, see AN 349: QDR SRAM
Controller Reference Design for Stratix & Stratix GX Devices.
ZBT SRAM
ZBT SRAM eliminate dead bus cycles when turning a bidirectional bus
around between reads and writes or between writes and reads. ZBT
allows for 100% bus utilization because ZBT SRAM can be read or written
on every clock cycle. Bus contention can occur when shifting from a write
cycle to a read cycle or vice versa with no idle cycles in between.
ZBT SRAM allows small amounts of bus contention. To avoid bus
contention, the output clock-to-low-impedance time (tZX) must be greater
QA
QA + 1
QA + 2
QA + 3
C/K
Cn/Kn
CQ
CQn
Q
tCO (2)
tCLZ (3)
tCCQO (5)
tCQOH (5)
tCQD (4)
tDOH (2)
tCHZ (3)
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