tLSK" />
參數(shù)資料
型號： EP1S20F780C5N
廠商： Altera
文件頁數(shù)： 200/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 18
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計： 1669248
輸入/輸出數(shù)： 586
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
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Altera Corporation
4–99
January 2006
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
tLSKEW
Clock skew between two external
clock outputs driven by the same
counter
±50
ps
tSKEW
Clock skew between two external
clock outputs driven by the different
counters with the same settings
±75
ps
fSS
Spread spectrum modulation
frequency
30
150
kHz
% spread
Percentage spread for spread
spectrum frequency (10)
0.5
0.6
%
tARESET
Minimum pulse width on areset
signal
10
ns
Notes to Tables 4–127 through 4–130:
(1)
The minimum input clock frequency to the PFD (fIN/N) must be at least 3 MHz for Stratix device enhanced PLLs.
(2)
Use this equation (fOUT = fIN * ml(n × post-scale counter)) in conjunction with the specified fINPFD and fVCO ranges
to determine the allowed PLL settings.
(3)
(4)
tFCOMP can also equal 50% of the input clock period multiplied by the pre-scale divider n (whichever is less).
(5)
This parameter is timing analyzed by the Quartus II software because the scanclk and scandata ports can be
driven by the logic array.
(6)
Actual jitter performance may vary based on the system configuration.
(7)
Total required time to reconfigure and lock is equal to tDLOCK + tCONFIG. If only post-scale counters and delays are
changed, then tDLOCK is equal to 0.
(8)
When using the spread-spectrum feature, the minimum VCO frequency is 500 MHz. The maximum VCO
frequency is determined by the speed grade selected.
(9)
Lock time is a function of PLL configuration and may be significantly faster depending on bandwidth settings or
feedback counter change increment.
(10) Exact, user-controllable value depends on the PLL settings.
(11) The LOCK circuit on Stratix PLLs does not work for industrial devices below -20C unless the PFD frequency > 200
MHz. See the Stratix FPGA Errata Sheet for more information on the PLL.
Table 4–130. Enhanced PLL Specifications for -8 Speed Grade (Part 3 of 3)
Symbol
Parameter
Min
Typ
Max
Unit
相關(guān)PDF資料
PDF描述
A1460A-1PQ160C IC FPGA 6K GATES 160-PQFP
ABB92DHRN-S378 CONN EDGECARD PCI64 184PS .05 5V
BR24L08FJ-WE2 IC EEPROM 8KBIT 400KHZ 8SOP
ACB92DHRD-S378 EDGECARD EXT PCI64 184POS 5V
ABB92DHRD-S378 CONN EDGECARD PCI64 184PS .05 5V
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S20F780C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F780C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F780C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F780C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F780I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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