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參數(shù)資料
| 型號(hào)： | EP1S20F672I7 |
| 廠商： | Altera |
| 文件頁數(shù)： | 214/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 20K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1846 |
| 邏輯元件/單元數(shù)： | 18460 |
| RAM 位總計(jì)： | 1669248 |
| 輸入/輸出數(shù)： | 426 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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Altera Corporation
Index–5
Stratix Device Handbook, Volume 1
I/O Standards 4–5
Row
I/O
Block
Connection
to
the
Interconnect 2–106
Row Pin
Input Delay Adders 4–67
Signal Path through the I/O Block 2–108
SSTL-18 4–11
SSTL-2 4–12
Stratix
IOE
in
Bidirectional
I/O
Configuration 2–110
Supported I/O Standards 2–123
Transmitter Output Waveforms for Differ-
ential I/O Standards 4–6
Interconnect
C4 Connections 2–18
DSP Block Interface to Interconnect 2–72
Left-Facing
M-RAM
to
Interconnect
Interface 2–40
LUT
Chain
Register
Chain
Interconnects 2–17
M-RAM
Column
Unit
Interface
to
Interconnect 2–42
Row Unit Interface to Interconnect 2–41
R4 Connections 2–15
IOE
Internal Timing Microparameters
J
JTAG
Boundary-Scan
Register Length 3–3
Support 3–1
Stratix JTAG
Instructions 3–2
Waveforms 3–4
L
LAB
Control Signals 2–5
Wide Control Signals 2–6
LUT
Chain & Register Chain 2–8
M
Memory Architecture
Byte Enable for M4K
RAM Block
Byte Enable for M-RAM
Block
External RAM Interfacing 2–115
M4K
Block Internal Timing
Microparameter
Descriptions 4–24
Microparameters 4–31
RAM Block
Configurations
(Simple
Dual-
Port) 2–31
Configurations
(True
Dual-
Port) 2–31
Control Signals 2–33
LAB Row Interface 2–33
M512
Block Internal Timing
Microparameter
Descriptions 4–24
Microparameters 4–30
RAM Block
Architecture 2–27
Configurations (Simple Dual-Port
RAM) 2–27
Control Signals 2–29
LAB Row Interface 2–30
Memory Block Size 2–26
Memory Modes 2–21
M-RAM
Block
Configurations
(Simple
Dual-
Port) 2–34
Configurations
(True
Dual-
Port) 2–35
Block Control Signals 2–37
Block Internal Timing
Microparameter
Descriptions 4–25
Combined
Byte
Selection
for
x144
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