參數(shù)資料
型號： EP1S20F672C6
廠商： Altera
文件頁數(shù)： 76/864頁
文件大小： 0K
描述： IC STRATIX FPGA 20K LE 672-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計： 1669248
輸入/輸出數(shù)： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應商設備封裝： 672-BGA（27x27）
其它名稱： 544-1853
EP1S20F672C6-ND
Altera Corporation
3–3
July 2005
Stratix Device Handbook, Volume 1
Configuration & Testing
The Stratix device instruction register length is 10 bits and the USERCODE
register length is 32 bits. Tables 3–2 and 3–3 show the boundary-scan
register length and device IDCODE information for Stratix devices.
Table 3–2. Stratix Boundary-Scan Register Length
Device
Boundary-Scan Register Length
EP1S10
1,317
EP1S20
1,797
EP1S25
2,157
EP1S30
2,253
EP1S40
2,529
EP1S60
3,129
EP1S80
3,777
Table 3–3. 32-Bit Stratix Device IDCODE
Device
IDCODE (32 Bits) (1)
Version (4 Bits)
Part Number (16 Bits)
Manufacturer Identity
(11 Bits)
LSB (1 Bit) (2)
EP1S10
0000
0010 0000 0000 0001
000 0110 1110
1
EP1S20
0000
0010 0000 0000 0010
000 0110 1110
1
EP1S25
0000
0010 0000 0000 0011
000 0110 1110
1
EP1S30
0000
0010 0000 0000 0100
000 0110 1110
1
EP1S40
0000
0010 0000 0000 0101
000 0110 1110
1
EP1S60
0000
0010 0000 0000 0110
000 0110 1110
1
EP1S80
0000
0010 0000 0000 0111
000 0110 1110
1
Notes to Tables 3–2 and 3–3:
(1)
The most significant bit (MSB) is on the left.
(2)
The IDCODE’s least significant bit (LSB) is always 1.
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