參數(shù)資料
型號： EP1S20F484C5
廠商： Altera
文件頁數(shù)： 540/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計(jì)： 1669248
輸入/輸出數(shù)： 361
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
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Altera Corporation
7–7
September 2004
Stratix Device Handbook, Volume 2
Implementing High Performance DSP Functions in Stratix & Stratix GX Devices
Basic FIR Filter
A basic FIR filter is the simplest FIR filter type. As shown in Figure 7–2, a
basic FIR filter has a single input channel and a single output channel.
Basic FIR Filter Implementation
Stratix and Stratix GX devices’ dedicated DSP blocks can implement basic
FIR filters. Because these DSP blocks have closely integrated multipliers
and adders, filters can be implemented with minimal routing resources
and delays. For implementing FIR filters, the DSP blocks are configured
in the four-multipliers adder mode.
f
See the DSP Blocks in Stratix & Stratix GX Devices chapter for more
information on the different modes of the DSP blocks.
This section describes the implementation of an 18-bit 8-tap FIR filter.
Because Stratix and Stratix GX devices support modularity, cascading
two 4-tap filters can implement an 8-tap filter. Larger FIR filters can be
designed by extending this concept. Users can also increase the number
of taps available per DSP block if 18 bits of resolution are not required. For
example, by using only 9 bits of resolution for input samples and
coefficient values, 8 multipliers are available per DSP block. Therefore, a
9-bit 8-tap filter can be implemented in a single DSP block provided an
external adder is implemented in logic cells.
The four-multipliers adder mode, shown in Figure 7–3, provides four
18
× 18-bit multipliers and three adders in a single DSP block. Hence, it
can implement a 4-tap filter. The data width of the input and the
coefficients is 18 bits, which results in a 38-bit output for a 4-tap filter.
相關(guān)PDF資料
PDF描述
445705-4 CONN D-SUB RCPT HSING 3C3 MIX
ACC50DRXS-S734 CONN EDGECARD 100PS DIP .100 SLD
204501-5 CONN D-SUB PLUG HD 15P SER 90
204501-6 CONN D-SUB PLUG HD 15P SER 90
445705-1 CONN D-SUB RCPT HSING 3C3 MIX
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S20F484C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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