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參數(shù)資料
| 型號(hào)： | EP1S10F780C6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 356/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 10K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計(jì)： | 920448 |
| 輸入/輸出數(shù)： | 426 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
3–23
June 2006
Stratix Device Handbook, Volume 2
External Memory Interfaces in Stratix & Stratix GX Devices
Figure 3–12. DQ Configuration in Stratix & Stratix GX IOE
Notes to Figure 3–12:
(1)
You can use the altdq megafunction to generate the DQ signals.
(2)
The OE signal is active low, but the Quartus II software implements this as active high and automatically adds an
inverter before the OE register AOE during compilation.
(3)
The outclock signal is phase shifted –90° from the system clock.
(4)
The shifted DQS signal must be inverted before going to the IOE. The inversion is automatic if you use the altdq
megafunction to generate the DQ signals.
D
Q
DFF
D
Q
LA
TCH
ENA
D
Q
DFF
Input Register AI
Input Register BI
Latch C
DQ
DFF
DQ
DFF
0
1
DQ
DFF
TRI
DQ Pin
OE Register AOE
Output Register AO
Output Register BO
Logic Array
Latch
dataout_l
dataout_h
outclock (3)
datain_h
datain_l
OE
inclock (from DQS bus)
neg_reg_out
I
(4)
(2)
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。