• 參數(shù)資料
    型號(hào)： EP1K50FC484-2
    廠商： Altera
    文件頁(yè)數(shù)： 48/86頁(yè)
    文件大?。?/td> 0K
    描述： IC ACEX 1K FPGA 50K 484-FBGA
    產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
    標(biāo)準(zhǔn)包裝： 60
    系列： ACEX-1K®
    LAB/CLB數(shù)： 360
    邏輯元件/單元數(shù)： 2880
    RAM 位總計(jì)： 40960
    輸入/輸出數(shù)： 249
    門(mén)數(shù)： 199000
    電源電壓： 2.375 V ~ 2.625 V
    安裝類(lèi)型： 表面貼裝
    工作溫度： 0°C ~ 70°C
    封裝/外殼： 484-BGA
    供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
    其它名稱(chēng)： 544-1070
    52
    Altera Corporation
    ACEX 1K Programmable Logic Device Family Data Sheet
    Figure 26. ACEX 1K Device IOE Timing Model
    Figure 27. ACEX 1K Device EAB Timing Model
    Data-In
    I/O Register
    Delays
    tIOCO
    tIOCOMB
    tIOSU
    tIOH
    tIOCLR
    Output Data
    Delay
    tIOD
    I/O Element
    Contol Delay
    tIOC
    Input Register Delay
    tINREG
    Output
    Delays
    tOD1
    tOD2
    tOD3
    tXZ
    tZX1
    tZX2
    tZX3
    I/O Register
    Feedback Delay
    tIOFD
    Input Delay
    tINCOMB
    Clock Enable
    Clear
    Data Feedback
    into FastTrack
    Interconnect
    Clock
    Output Enable
    EAB Data Input
    Delays
    tEABDATA1
    tEABDATA2
    Data-In
    Write Enable
    Input Delays
    tEABWE1
    tEABWE2
    EAB Clock
    Delay
    tEABCLK
    Input Register
    Delays
    tEABCO
    tEABBYPASS
    tEABSU
    tEABH
    tEABCH
    tEABCL
    tEABRE1
    tEABRE2
    RAM/ROM
    Block Delays
    tAA
    tRP
    tRASU
    tRAH
    tDD
    tWP
    tWDSU
    tWDH
    tWASU
    tWAH
    tWO
    Output Register
    Delays
    tEABCO
    tEABBYPASS
    tEABSU
    tEABH
    tEABCH
    tEABCL
    tEABOUT
    Address
    WE
    Input Register
    Clock
    Output Register
    Clock
    Data-Out
    EAB Output
    Delay
    Read Enable
    Input Delays
    RE
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