參數(shù)資料
型號(hào)： EP1K50
廠商： Altera Corporation
英文描述： ACEX 1K Programmable Logic Family(ACEX 1K 系列可編程邏輯)
中文描述： ACEX一千可編程邏輯系列（ACEX每1000系列可編程邏輯）
文件頁(yè)數(shù)： 24/84頁(yè)
文件大?。?/td> 1366K
代理商： EP1K50
24
Altera Corporation
ACEX 1K Programmable Logic Family Data Sheet
Preliminary Information
In addition to the six clear and preset modes, ACEX 1K devices provide a
chip-wide reset pin that can reset all registers in the device. Use of this
feature is set during design entry. In any of the clear and preset modes, the
chip-wide reset overrides all other signals. Registers with asynchronous
presets may be preset when the chip-wide reset is asserted. Inversion can
be used to implement the asynchronous preset.
Figure 12
shows examples
of how to setup the preset and clear inputs for the desired functionality.
Figure 12. ACEX 1K LE Clear & Preset Modes
Asynchronous Clear
Asynchronous Preset
Asynchronous Preset & Clear
Asynchronous Load without Clear or Preset
labctrl1
(Asynchronous
Load)
PRN
CLRN
D
Q
NOT
NOT
labctrl1
(Asynchronous
Load)
Asynchronous Load with Clear
labctrl2
(Clear)
PRN
CLRN
D
Q
NOT
NOT
(Asynchronous
Load)
Asynchronous Load with Preset
NOT
NOT
PRN
CLRN
D
Q
labctrl1 or
labctrl2
PRN
CLRN
D
Q
VCC
Chip-Wide Reset
Chip-Wide Reset
labctrl1 or
Chip-Wide Reset
Chip-Wide Reset
PRN
CLRN
D
Q
PRN
CLRN
D
Q
VCC
Chip-Wide
Reset
Chip-Wide Reset
data3
(Data)
labctrl1
labctrl2
(Preset)
data3
(Data)
data3
(Data)
labctrl2
labctrl1
labctrl2
相關(guān)PDF資料
PDF描述
EP1K30TI144-2 Dual LDO with Low Noise, Low IQ, and High PSRR; Temperature Range: -40°C to 85°C; Package: 10-DFN
EP1K10 Programmable Logic Device Family
EP1K100 Programmable Logic Device Family
EP1K30 Programmable Logic Device Family
EP1K50 Programmable Logic Device Family
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP1K50FC256-1DX 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
EP1K50FC256-1F 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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EP1K50FC256-1P 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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