參數(shù)資料
型號(hào)： EP1C6Q324C6ES
廠商： Altera Corporation
英文描述： Cyclone FPGA Family Data Sheet
中文描述： 氣旋的FPGA系列數(shù)據(jù)手冊(cè)
文件頁(yè)數(shù)： 99/104頁(yè)
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代理商： EP1C6Q324C6ES
Altera Corporation
January 2007
4–29
Preliminary
Timing Model
PLL Timing
Table 4–52
describes the Cyclone FPGA PLL specifications.
Table 4–51. Cyclone Maximum Output Clock Rate for Row Pins
I/O Standard
-6 Speed
Grade
-7 Speed
Grade
-8 Speed
Grade
Unit
LVTTL
296
285
273
MHz
2.5 V
381
366
349
MHz
1.8 V
286
277
267
MHz
1.5 V
219
208
195
MHz
LVCMOS
367
356
343
MHz
SSTL-3 class I
169
166
162
MHz
SSTL-3 class II
160
151
146
MHz
SSTL-2 class I
160
151
142
MHz
SSTL-2 class II
131
123
115
MHz
3.3-V PCI
(1)
66
66
66
MHz
LVDS
320
303
275
MHz
Note to
Tables 4–50
through
4–51
:
(1)
EP1C3 devices do not support the PCI I/O standard. These parameters are only
available on row I/O pins.
Table 4–52. Cyclone PLL Specifications (Part 1 of 2)
Symbol
Parameter
Min
Max
Unit
f
I
N
Input fre
q
uency (-6 speed
grade)
15.625
464
MHz
Input fre
q
uency (-7 speed
grade)
15.625
428
MHz
Input fre
q
uency (-8 speed
grade)
15.625
387
MHz
f
I
N
DUTY
Input clock duty cycle
40.00
60
%
t
I
N
JITTER
Input clock period jitter
±
200
ps
f
OUT_EXT
(external PLL
clock output)
PLL output fre
q
uency
(-6 speed grade)
15.625
320
MHz
PLL output fre
q
uency
(-7 speed grade)
15.625
320
MHz
PLL output fre
q
uency
(-8 speed grade)
15.625
275
MHz
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