參數(shù)資料
型號： EP1C6Q240I8
廠商： Altera Corporation
英文描述： Cyclone FPGA Family
中文描述： 氣旋FPGA系列
文件頁數(shù)： 32/94頁
文件大?。?/td> 1138K
代理商： EP1C6Q240I8
32
Altera Corporation
Cyclone FPGA Family Data Sheet
Preliminary Information
Figure 19. Input/Output Clock Mode in Simple Dual-Port Mode
6 LAB Row
Clocks
Note (1)
Note to
Figures 19
:
(1)
All registers shown except the rden register have asynchronous clear ports.
Read/Write Clock Mode
The M4K memory blocks implement read/write clock mode for simple
dual-port memory. The designer can use up to two clocks in this mode.
The write clock controls the block’s data inputs,
wraddress
, and
wren
.
The read clock controls the data output,
rdaddress
, and
rden
. The
memory blocks support independent clock enables for each clock and
asynchronous clear signals for the read- and write-side registers.
Figure 20
shows a memory block in read/write clock mode.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
wraddress[ ]
address[ ]
Memory Block
256 ′ 16
Data In
512 ′ 8
1,024 ′ 4
2,048 ′ 2
4,096 ′ 1
Read Address
Write Address
Write Enable
Read Enable
Data Out
outclken
inclken
inclock
outclock
wren
rden
To MultiTrack
Interconnect
D
ENA
Q
byteena[ ]
Byte Enable
Write
Pulse
Generator
相關PDF資料
PDF描述
EP1C6Q256C6 Cyclone FPGA Family
EP1C6Q256C7 Cyclone FPGA Family
EP1C6Q256C8 Cyclone FPGA Family
EP1C6Q256I6 Cyclone FPGA Family
EP1C6Q256I7 Cyclone FPGA Family
相關代理商/技術(shù)參數(shù)
參數(shù)描述
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