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參數(shù)資料
| 型號： | EP1C6F240I8 |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family |
| 中文描述： | 氣旋FPGA系列 |
| 文件頁數(shù)： | 27/94頁 |
| 文件大小： | 1138K |
| 代理商： | EP1C6F240I8 |
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Altera Corporation
27
Preliminary Information
Cyclone FPGA Family Data Sheet
Memory Configuration Sizes
The memory address depths and output widths can be configured as
4,096
×
1, 2,048
×
2, 1,024
×
4, 512
×
8 (or 512
×
9 bits), 256
×
16 (or 256
×
18
bits), and 128 x 32 (or 128 x 36 bits). The 128 x 32- or 36-bit configuration
is not available in the true dual-port mode. Mixed-width configurations
are also possible, allowing different read and write widths.
Tables 6
and
7
summarize the possible M4K RAM block configurations.
When the M4K RAM block is configured as a shift register block, the
designer can create a shift register up to 4,608 bits (
w
×
m
×
n
).
Table 6. M4K RAM Block Configurations (Simple Dual-Port)
Read Port
Write Port
4K
×
1
2K
×
2
1K
×
4
512
×
8 256
×
16 128
×
32 512
×
9 256
×
18 128
×
36
4K
×
1
2K
×
2
1K
×
4
512
×
8
256
×
16
128
×
32
512
×
9
256
×
18
128
×
36
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
v
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v
v
v
v
v
Table 7. M4K RAM Block Configurations (True Dual-Port)
Port A
Port B
4K
×
1
2K
×
2
1K
×
4
512
×
8
256
×
16
512
×
9
256
×
18
4K
×
1
2K
×
2
1K
×
4
512
×
8
256
×
16
512
×
9
256
×
18
v
v
v
v
v
v
v
v
v
v
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1C6F256C6 | Cyclone FPGA Family |
| EP1C6F256C7 | Cyclone FPGA Family |
| EP1C6F256C8 | Cyclone FPGA Family |
| EP1C6F256I6 | Cyclone FPGA Family |
| EP1C6F256I7 | Cyclone FPGA Family |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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