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參數(shù)資料
| 型號： | EP1C4T100I8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 51/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C4T100I8ES |
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Altera Corporation
January 2007
2–45
Preliminary
I/O Structure
Figure 2–32. Cyclone IOE in Bidirectional I/O Configuration
The Cyclone device IOE includes programmable delays to ensure zero
hold times, minimize setup times, or increase clock to output times.
A path in which a pin directly drives a register may require a
programmable delay to ensure zero hold time, whereas a path in which a
pin drives a register through combinatorial logic may not require the
delay. Programmable delays decrease input-pin-to-logic-array and IOE
input register delays. The Quartus II Compiler can program these delays
Chip-Wide Reset
OE Register
V
CCIO
Optio
n
al
PCI Clamp
Col
u
mn or Ro
w
Interconect
ioe_clk[5..0]
Inp
u
t Register
PRN
D
ENA
Inp
u
t Pin to
Inp
u
t Register Delay
or Inp
u
t Pin to
Logic Array Delay
Inp
u
t Pin to
Logic Array Delay
Dri
v
e Strength Control
Open-Drain O
u
tp
u
t
Sle
w
Control
sclr/preset
OE
clko
u
t
ce_o
u
t
aclr/prn
clkin
ce_in
P
r
og
r
ammable
Pull-Up
Re
s
i
s
to
r
Bu
s
Hold
PRN
CLRN
D
Q
O
u
tp
u
t Register
PRN
CLRN
D
Q
CLRN
Q
V
CCIO
com
b
_datain
data_in
ENA
ENA
O
u
tp
u
t
Pin Delay
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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