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參數(shù)資料
| 型號(hào)： | EP1C4T100I6ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 27/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C4T100I6ES |
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Altera Corporation
January 2007
2–21
Preliminary
Embedded Memory
register outputs (number of taps
n
×
width
w
) must be less than the
maximum data width of the M4K RAM block (
×
36). To create larger shift
registers, multiple memory blocks are cascaded together.
Data is written into each address location at the falling edge of the clock
and read from the address at the rising edge of the clock. The shift register
mode logic automatically controls the positive and negative edge
clocking to shift the data in one clock cycle.
Figure 2–14
shows the M4K
memory block in the shift register mode.
Figure 2–14. Shift Register Memory Configuration
Memory Configuration Sizes
The memory address depths and output widths can be configured as
4,096
×
1, 2,048
×
2, 1,024
×
4, 512
×
8 (or 512
×
9 bits), 256
×
16 (or 256
×
18
bits), and 128
×
32 (or 128
×
36 bits). The 128
×
32- or 36-bit configuration
m
-Bit Shift Re
g
ister
w
w
m
-Bit Shift Re
g
ister
m
-Bit Shift Re
g
ister
m
-Bit Shift Re
g
ister
w
w
w
w
w
w
w
×
m
×
n
Shift Re
g
ister
n Nu
mber
o
f
T
aps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1C4T100I7ES | Cyclone FPGA Family Data Sheet |
| EP1C4T100I8ES | Cyclone FPGA Family Data Sheet |
| EP1C4T144C6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q144I6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q144I7ES | Cyclone FPGA Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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