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參數(shù)資料
| 型號(hào)： | EL4332CSZ |
| 廠商： | Intersil |
| 文件頁(yè)數(shù)： | 15/15頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MUX AMP TRPL 300MHZ 16-SOIC |
| 標(biāo)準(zhǔn)包裝： | 47 |
| 應(yīng)用： | 2:1 多路復(fù)用器-放大器 |
| 電路數(shù)： | 3 |
| -3db帶寬： | 300MHz |
| 轉(zhuǎn)換速率： | 650 V/µs |
| 電流 - 電源： | 48mA |
| 電流 - 輸出 / 通道： | 40mA |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 管件 |
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9
Logic Inputs
The A/B select, logic input, is internally referenced to
ground. It is set at 2 diode drops above ground, to give a
threshold of about 1.4V (see Figure 27). The PNP input
transistor requires that the driving gate be able to sink
current, typically < 30A, for a logic “l(fā)ow”. If left to float, it will
be a logic “high”.
The input PNP transistors have sufficient gain that a simple
level shift circuit (see Figure 28) can be used to provide a
simple interface with Emitter Coupled Logic. Typically,
200mV is enough to switch from a solid logic “l(fā)ow” to a
“high.”
The capacitor CFF is only in the network to prevent the A/B
pin’s capacitance from slowing the control signal. The
network shown level shifts the ECL levels, -0.7V to -1.5V to
+1.6V and +1.1V respectively. The terminating resistor, RTT,
is required since the open emitter of the ECL gate can not
sink current. If a -2V rail is not being used, a 220
to 330
resistor to the -5.2V rail would have the same effect.
FIGURE 27. SIMPLIFIED LOGIC INPUT STAGE
FIGURE 28. ADAPTING THE SELECT PIN
FOR ECL LOGIC LEVELS
EL4332
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參數(shù)描述 |
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