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參數(shù)資料
| 型號： | EDS1232AATA-60 |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 128M bits SDRAM |
| 中文描述： | 4M X 32 SYNCHRONOUS DRAM, 5.4 ns, PDSO86 |
| 封裝： | PLASTIC, TSOP2-86 |
| 文件頁數(shù)： | 49/55頁 |
| 文件大小： | 564K |
| 代理商： | EDS1232AATA-60 |
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EDS1232CABB, EDS1232CATA
Preliminary Data Sheet E0247E40 (Ver. 4.0)
49
Self Refresh Cycle
CLK
CKE
/CS
/RAS
/CAS
/WE
BS
Address
DQM
DQ (input)
DQ (output)
Precharge command
Self refresh entry
Auto
Self refresh exit
CKE Low
A10=1
RC
t
RP
t
Self refresh cycle
/RAS-/CAS delay = 3
CL = 3
BL = 4
=
VIH or VIL
High-Z
Next
RC
t
Next
lSREX
Self refresh entry
Clock Suspend Mode
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
R:a
C:a
R:b
a
a+1 a+2
a+3
b
b+1 b+2
R:a
C:a R:b
C:b
a
a+1 a+2
b
b+1 b+2 b+3
C:b
Bank0
Active clock
Active clock
Bank0
Bank3
Reastart
Read suspend
Bank0
Bank3
Earliest Bank3
Bank0
Bank0
Active clock
Active clock
Bank3
Writstart
Write suspend
Bank3
Bank0
Earliest Bank3
b+3
CKE
/RAS
/CS
/CAS
/WE
Address
DQM
CLK
BS
CKE
/RAS
/CS
/WE
BS
Address
DQM
a+3
High-Z
High-Z
tHI
tSI
tSI
Read cycle
/RAS-/CAS delay = 2
/CAS latency = 2
Burst length = 4
= VIH or VIL
Write cycle
/RAS-/CAS delay = 2
/CAS latency = 2
Burst length = 4
= VIH or VIL
DQ (output)
DQ (input)
DQ (output)
DQ (input)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EDS1232AATA-60-E | 128M bits SDRAM (4M words x 32 bits) |
| EDS1232AATA-60L | 128M bits SDRAM |
| EDS1232AATA-60L-E | 128M bits SDRAM (4M words x 32 bits) |
| EDS1232AATA-75 | 128M bits SDRAM |
| EDS1232AATA-75-E | 128M bits SDRAM (4M words x 32 bits) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EDS1232AATA-60-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits SDRAM (4M words x 32 bits) |
| EDS1232AATA-60L | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits SDRAM |
| EDS1232AATA-60L-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits SDRAM (4M words x 32 bits) |
| EDS1232AATA-60TI | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits SDRAM WTR (Wide Temperature Range) |
| EDS1232AATA-75 | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits SDRAM |
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