參數(shù)資料
型號： ST10F252M-4T3
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, LQFP-100
文件頁數(shù)： 130/328頁
文件大?。?/td> 3111K
代理商： ST10F252M-4T3
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ST10F252M
Power reduction modes
When the ST10F252M is in power-down mode, its on-chip voltage regulator remains on by
default. To further reduce the consumption, it can be put in its power-saving mode; the
low-power voltage regulator delivers about 1.65 V to supply the core logic. It is mandatory
not to reduce the VDD during power down mode – it must be always in the range 5V ±10%
when in power down mode. Before executing the PWRDN instruction, bit 3 of the XMISC
register is set to turn off the main voltage regulator when power down is entered.
XMISC register
The ST10F252M provides two different operating power down modes:
●
protected power down mode
●
interruptible power down mode.
The power down operating mode is selected by the bit PWDCFG in SYSCON register.
XMISC register (EB46h)
SFR
Reset value: 0000h
15
14
13
12
11
10
9
8
7654
32
1
0
-P7EN
VREG
OFF
CANC
K2
CANP
AR
-
RRW
-
Table 116.
XMISC register functions
Bit
Name
Function
4P7EN
Connect PORT7 to pins
‘0’: Ports P4.0-P4.3 are connected to pins 47-50 (default configuration).
‘1’: Ports P7.0-P7.3 are connected to pins 47-50
3
VREGOFF
Main voltage regulator disable in power-down mode
‘0’: On-chip main regulator is held active when power-down mode is
entered
‘1’: On-chip main regulator is turned off when power-down mode is
entered
2
CANCK2
CAN clock divider by 2 disable
‘0’: Clock provided to CAN modules is CPU clock divided by two
(mandatory when fCPU is higher than 40 MHz)
‘1’: Clock provided to CAN modules is directly CPU clock
1CANPAR
CAN parallel mode selection
‘0’: CAN2 is mapped on P4.4/P4.7, while CAN1 is mapped on
P4.5/P4.6
‘1’: CAN1 and CAN2 are mapped in parallel on P4.5/P4.6. This is
effective only if both CAN1 and CAN2 are enabled through setting of
bits CAN1EN and CAN2EN in XPERCON register. If CAN1 is disabled,
CAN2 remains on P4.4/P4.7 even if bit CANPAR is set.
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PDF描述
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