參數(shù)資料
型號： DSPIC33FJ16GS504-50I/PT
廠商： Microchip Technology
文件頁數(shù)： 41/182頁
文件大?。?/td> 0K
描述： IC MCU/DSP 16KB FLASH 44-TQFP
標(biāo)準(zhǔn)包裝： 160
系列： dsPIC™ 33F
核心處理器： dsPIC
芯體尺寸： 16-位
速度： 50 MIPs
連通性： I²C，IrDA，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 12x10b，D/A 1x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： *
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2008-2012 Microchip Technology Inc.
DS70318F-page 135
dsPIC33FJ06GS101/X02 and dsPIC33FJ16GSX02/X04
8.1.3
PLL CONFIGURATION
The primary oscillator and internal FRC oscillator can
optionally use an on-chip PLL to obtain higher speeds
of operation. The PLL provides significant flexibility in
selecting the device operating speed. A block diagram
of the PLL is shown in Figure 8-2.
The output of the primary oscillator or FRC, denoted as
‘FIN’, is divided down by a prescale factor (N1) of 2, 3,
... or 33 before being provided to the PLL’s Voltage
Controlled Oscillator (VCO). The input to the VCO must
be selected in the range of 0.8 MHz to 8 MHz. The
prescale
factor
‘N1’
is
selected
using
the
PLLPRE<4:0> bits (CLKDIV<4:0>).
The
PLL
Feedback
Divisor,
selected
using
the
PLLDIV<8:0> bits (PLLFBD<8:0>), provides a factor, ‘M’,
by which the input to the VCO is multiplied. This factor
must be selected such that the resulting VCO output
frequency is in the range of 100 MHz to 200 MHz.
The VCO output is further divided by a postscale factor,
‘N2’. This factor is selected using the PLLPOST<1:0>
bits (CLKDIV<7:6>). ‘N2’ can be either 2, 4, or 8, and
must be selected such that the PLL output frequency
(FOSC) is in the range of 12.5 MHz to 80 MHz, which
generates device operating speeds of 6.25-40 MIPS.
For a primary oscillator or FRC oscillator, output ‘FIN’,
the PLL output ‘FOSC’ is given by Equation 8-2.
EQUATION 8-2:
FOSC CALCULATION
For example, suppose a 10 MHz crystal is being used
with the selected oscillator mode of XT with PLL (see
If PLLPRE<4:0> = 0, then N1 = 2. This yields a
VCO input of 10/2 = 5 MHz, which is within the
acceptable range of 0.8-8 MHz.
If PLLDIV<8:0> = 0x1E, then M = 32. This yields a
VCO output of 5 x 32 = 160 MHz, which is within
the 100-200 MHz ranged needed.
If PLLPOST<1:0> = 0, then N2 = 2. This provides
a Fosc of 160/2 = 80 MHz. The resultant device
operating speed is 80/2 = 40 MIPS.
EQUATION 8-3:
XT WITH PLL MODE
EXAMPLE
FIGURE 8-2:
dsPIC33FJ06GS101/X02 and dsPIC33FJ16GSX02/X04 PLL BLOCK DIAGRAM
(
)
M
N1*N2
FOSC = FIN *
FCY =
FOSC
2
==
1
2
(
10000000 * 32
2 * 2
) 40 MIPS
0.8-8.0 MHz
Here(1)
100-200 MHz
Here(1)
Divide by
2, 4, 8
Divide by
2-513
Divide by
2-33
Source (Crystal, External
PLLPRE
X
VCO
PLLDIV
PLLPOST
Clock or Internal RC)
12.5-80 MHz
Here(1)
FOSC
FVCO
N1
M
N2
Note 1: This frequency range must be satisfied at all times.
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PDF描述
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P51-200-G-AF-M12-4.5V-000-000 SENSOR 200PSI 9/16-18UNF .5-4.5V
P51-2000-S-A-P-20MA-000-000 SENSOR 2000PSIS 1/4 NPT 4-20 MA
OAC24A OUTPUT MODULE AC STD 13MA 24VDC
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