參數(shù)資料
型號: DSPB56374AFC
廠商: Freescale Semiconductor
文件頁數(shù): 26/64頁
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描述: IC DSP 24BIT 150MHZ 80-LQFP
標準包裝: 90
系列: DSP56K/Symphony
類型: 音頻處理器
接口: 主機接口,I²C,SAI,SPI
時鐘速率: 150MHz
非易失內(nèi)存: ROM(84 kB)
芯片上RAM: 54kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.25V
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 80-LQFP
供應商設備封裝: 80-LQFP(14x14)
包裝: 托盤
DSP56374 Data Sheet, Rev. 4.2
Reset, Stop, Mode Select, and Interrupt Timing
Freescale Semiconductor
32
12
Reset, Stop, Mode Select, and Interrupt Timing
Table 20. Reset, Stop, Mode Select, and Interrupt Timing
No.
Characteristics
Expression
Min
Max
Unit
10
Delay from RESET assertion to all pins at reset
value3
11
ns
11
Required RESET duration4
Power on, external clock generator, PLL disabled
Power on, external clock generator, PLL enabled
2 xTC
13.4
ns
2 x TC
13.4
ns
13
Syn reset deassert delay time
Minimum
2
× TC
13.4
ns
Maximum (PLL enabled)
(2xTC)+TLOCK
5.0
ms
14
Mode select setup time
10.0
ns
15
Mode select hold time
10.0
ns
16
Minimum edge-triggered interrupt request assertion
width
2 xTC
13.4
ns
17
Minimum edge-triggered interrupt request
deassertion width
2 xTC
13.4
ns
18
Delay from interrupt trigger to interrupt code
execution
10 × TC + 5
72
ns
19
Duration of level sensitive IRQA assertion to ensure
interrupt service (when exiting Stop)1, 2, 3
PLL is active during Stop and Stop delay is
enabled
(OMR Bit 6 = 0)
9+(128× TC)
854
s
PLL is active during Stop and Stop delay is not
enabled
(OMR Bit 6 = 1)
25
× TC
165
ns
PLL is not active during Stop and Stop delay is
enabled (OMR Bit 6 = 0)
9+(128xTC) + TLOCK
5.7
ms
PLL is not active during Stop and Stop delay is
not enabled (OMR Bit 6 = 1)
(25 x TC) + TLOCK
5ms
20
Delay from IRQA, IRQB, IRQC, IRQD, NMI
assertion to general-purpose transfer output
valid caused by first interrupt instruction
execution1
10 x TC + 3.0
69.0
ns
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PDF描述
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DCM37S500M CONN DSUB RCPT 37POS T/H RA GOLD
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TAP156K035HSB CAP TANT 15UF 35V 10% RADIAL
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參數(shù)描述
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DSPB56721AG 制造商:Freescale Semiconductor 功能描述:Multi-Core Audio Digital Signal Processo