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參數(shù)資料
| 型號： | DSP56853FGE |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | 16-bit Digital Signal Controllers |
| 中文描述： | 16位數(shù)字信號控制器 |
| 文件頁數(shù)： | 44/60頁 |
| 文件大?。?/td> | 836K |
| 代理商： | DSP56853FGE |
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56853 Technical Data, Rev. 6
44
Freescale Semiconductor
Delay from SCK high to SC2 (wl) high - Master
5
t
TFSWHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) high - Master
5
t
RFSBHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) high - Master
5
t
RFSWHM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (bl) low - Master
5
t
TFSBLM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (wl) low - Master
5
t
TFSWLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) low - Master
5
t
RFSBLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) low - Master
5
t
RFSWLM
-1.0
—
1.0
ns
SCK high to STD enable from high impedance - Master
t
TXEM
-0.1
—
2
ns
SCK high to STD valid - Master
t
TXVM
-0.1
—
2
ns
SCK high to STD not valid - Master
t
TXNVM
-0.1
—
—
ns
SCK high to STD high impedance - Master
t
TXHIM
-4
—
0
ns
SRD Setup time before SC0 low - Master
t
SM
4
—
—
ns
SRD Hold time after SC0 low - Master
t
HM
4
—
—
ns
Synchronous Operation (in addition to standard internal clock parameters)
SRD Setup time before SCK low - Master
t
TSM
4
—
—
ns
SRD Hold time after SCK low - Master
t
THM
4
—
—
ns
1. Master mode is internally generated clocks and frame syncs
2. Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for an 120MHz part.
3. All the timings for the ESSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync
have been inverted, all the timings remain valid by inverting the clock signal SCK/SC0 and/or the frame sync SC2/SC1 in
the tables and in the figures.
4. 50 percent duty cycle
5. bl = bit length; wl = word length
Table 4-12 ESSI Master Mode
1
Switching Characteristics (Continued)
Operating Conditions: V
SS
= V
SSIO
= V
SSA
= 0 V, V
DD
= 1.62-1.98V, V
DDIO
= V
DDA
=
3.0–3.6V, T
A
= –40
°
to +120
°
C, C
L
≤
50pF, f
op
= 120MHz
Parameter
Symbol
Min
Typ
Max
Units
相關PDF資料 |
PDF描述 |
|---|---|
| DSP56854FGE | 16-bit Digital Signal Controllers |
| DSP5685xUM | 16-bit Digital Signal Controllers |
| DSP56854E | 16-bit Digital Signal Controllers |
| DSP56854FG120 | 16-bit Digital Signal Controllers |
| DSP56855BU120 | 16-bit Digital Signal Controllers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56854 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Digital Signal Controllers |
| DSP56854E | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Digital Signal Controllers |
| DSP56854FG120 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 120Mhz/120MIPS RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| DSP56854FGE | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 120Mhz/120MIPS RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
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