參數(shù)資料
型號(hào)： DSP56301AG100
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 1/4頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT 100MHZ GP 208-LQFP
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標(biāo)準(zhǔn)包裝： 36
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP
供應(yīng)商設(shè)備封裝： 208-LQFP
包裝： 托盤
Freescale Semiconductor
Product Brief
DSP56301PB
Rev. 2, 11/2005
Freescale Semiconductor, Inc., 1996, 2005. All rights reserved.
DSP56301
24-Bit Digital Signal Processor
The DSP56301 is a member of the DSP56300 core family of programmable CMOS DSPs. This family uses a high-
performance, single clock cycle per instruction engine. Significant architectural features of the DSP56300 core
family include a barrel shifter, 24-bit addressing, instruction cache, and DMA. The DSP56301 performs at
66/80/100 MIPS using an internal 66/80/100 MHz clock at 3.0–3.6 volts. The DSP56300 core family offers a rich
instruction set and low power dissipation, as well as increasing levels of speed and power, enabling wireless,
telecommunications, and multimedia products.
Figure 1. DSP56301 Block Diagram
PLL
OnCE
Clock
Generator
Internal
Data
Bus
Switch
Program RAM
4096
× 24
or
(3072
× 24 and
Instruction
Cache
1024
× 24)
YAB
XAB
PAB
YDB
XDB
PDB
GDB
MODC/IRQC
MODB/IRQB
External
Data Bus
Switch
14
MODA/IRQA
DSP56300
6
52
24-Bit
24
X Data
RAM
2048
× 24
Y Data
RAM
2048
× 24
DDB
DAB
Memory Expansion Area
Peripheral
Core
YM
_
E
B
XM
_
E
B
PM
_
E
B
PIO
_
EB
Expansion Area
6
SCI
Interface
JTAG
6
3
RESET
MODD/IRQD
PINIT/NMI
2
Boot-
strap
ROM
EXTAL
XTAL
ADDRESS
CONTROL
DATA
Triple
Timer
Host
Interface
ESSI
Interface
Address
Generation
Unit
Six Channel
DMA Unit
Program
Interrupt
Controller
Program
Decode
Controller
Program
Address
Generator
Data ALU
24
× 24+56→56-bit MAC
Two 56-bit Accumulators
56-bit Barrel Shifter
Power
Mngmnt
External
Bus
Interface
&
I - Cache
Control
External
Address
Bus
Switch
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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