參數(shù)資料
型號： DS5001FP-12-44
元件分類： 微處理器
英文描述： TRIMMER, 4 TURN 100R
中文描述： 128K的軟微處理器芯片
文件頁數(shù)： 19/26頁
文件大小： 557K
代理商： DS5001FP-12-44
DS5001FP
19 of 26
AC CHARACTERISTICS
(continued)
BYTE-WIDE ADDRESS/DATA BUS TIMING
(T
A
= 0°C to +70°C; V
CC
= 5V ±10%)
#
PARAMETER
Delay to Byte-Wide Address Valid from
CE1
,
CE2
, or
CE1N
Low During Op Code
Fetch
41
Pulse Width of
CE
1-4,
PE
1-4 or
CE1N
Byte-Wide Address Hold After
CE1
,
CE2
, or
CE1N
High During Op Code Fetch
Byte-Wide Data Setup to
CE1
,
CE2
, or
CE1N
High During Op Code Fetch
Byte-Wide Data Hold After
CE1
,
CE2
or
CE1N
High During Op Code Fetch
Byte-Wide Address Hold After
CE
1-4,
PE
1-4, or
CE1N
High During MOVX
Delay from Byte-Wide Address Valid
CE
1-4,
PE
1-4, or
CE1N
Low During MOVX
Byte-Wide Data Setup to
CE
1-4,
PE
1-4, or
CE1N
High During MOVX (read)
Byte-Wide Data Hold After
CE
1-4,
PE
1-4, or
CE1N
High During MOVX (read)
Byte-Wide Address Valid to R/
W
Active
During MOVX (write)
Delay from R/
W
Low to Valid Data Out
During MOVX (write)
Valid Data-Out Hold Time from
CE
1-4,
PE
1-4, or
CE1N
High
52
Valid Data-Out Hold Time from R/
W
High
SYMBOL
MIN
MAX
UNITS
40
t
CE1LPA
30
ns
t
CEPW
4t
CLK
- 35
ns
42
t
CE1HPA
2t
CLK
- 20
ns
43
t
OVCE1H
1t
CLK
+ 40
ns
44
t
CE1HOV
0
ns
45
t
CEHDA
4t
CLK
- 30
ns
46
t
CELDA
4t
CLK
- 35
ns
47
t
DACEH
1t
CLK
+ 40
ns
48
t
CEHDV
0
ns
49
t
AVRWL
3t
CLK
- 35
ns
50
t
RWLDV
20
ns
51
t
CEHDV
1t
CLK
- 15
ns
t
RWHDV
0
ns
53
Write Pulse Width (R/
W
Low Time)
t
RWLPW
6t
CLK
- 20
ns
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