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參數(shù)資料
| 型號： | DS4266D+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 5/6頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC OSC CLOCK 266MHZ 10-LCCC |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 28 |
| 系列： | DS4-XO |
| 類型： | VCO |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR |
| 輸入： | 晶體 |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 266MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 10-LCCC 裸露焊盤 |
| 供應商設備封裝： | 10-LCCC |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1435 (CN2011-ZH PDF) |
DS4266
DDR Clock Oscillator
_______________________________________________________________________________________
5
Detailed Description
The DS4266 consists of a fundamental-mode crystal
and synthesizer IC packaged in a 5mm x 3.2mm x
1.49mm, 10-pin LCCC ceramic package. The device
produces a frequency output of 266.00MHz. Two differ-
ential output types are available: LVDS and LVPECL.
The device output can be enabled or disabled through
the OE signal input. When the OE signal is low, LVPECL
outputs go to the PECL_BAS level of VCC - 2.9V, while
the LVDS outputs are a logical 1. See Figures 2 and 3
for LVDS and LVPECL output timing diagrams.
Additional Information
For more available frequencies in the DS4-XO family,
refer to the DS4125 data sheet at www.maxim-
ic.com/DS4125.
X1
X2
THREE-
STATE
PHASE
DET
FILTER
LC-VCO
/n
OUTSELN
/m
OUTDRV
VCC
GND
OE
OUTP
OUTN
DS4266
Figure 1. Functional Diagram
OE
OUTP
tP1A
tPA1
0.7 x VCC
0.3 x VCC
OUTN
Figure 2. LVDS Output Timing Diagram When OE Is Enabled
and Disabled
OE
OUTP
PECL_BIAS
OUTN
0.7 x VCC
0.3 x VCC
tPAZ
tPZA
Figure 3. LVPECL Output Timing Diagram When OE Is Enabled
and Disabled
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PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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