參數(shù)資料
型號(hào)： DS3253
英文描述： Single/Dual/Triple/Quad DS3/E3/STS-1 LIUs
中文描述： 單/雙/三/四路、DS3/E3/STS-1 LIU
文件頁(yè)數(shù)： 45/71頁(yè)
文件大?。?/td> 925K
代理商： DS3253
DS3251/DS3252/DS3253/DS3254
45 of 71
Table 17-C. Framer Interface Timing
(V
DD
= 3.3V 5%, T
A
= -40°C to +85°C.) (
Figure 17-1
and
Figure 17-2
)
PARAMETER
SYMBOL
CONDITIONS
(Note 1)
(Note 2)
(Note 3)
(Notes 4, 5)
MIN
45
TYP
22.4
29.1
19.3
50
MAX
55
UNITS
RCLK/TCLK Clock Period
t1
ns
RCLK Duty Cycle
t2/t1, t3/t1
%
TCLK Duty Cycle
t2/t1, t3/t1
(Note 5)
30
70
%
MCLK Duty Cycle
t2/t1, t3/t1
(Note 5)
30
70
%
TPOS/TDAT, TNEG to TCLK Setup
Time
t4
(Notes 5, 6)
2
ns
TPOS/TDAT, TNEG Hold Time
t5
(Notes 5, 6)
2
ns
RCLK to RPOS/RDAT, RNEG/RLCV,
and PRBS Value Change
t6
(Notes 4, 5, 7)
2
6
ns
RCLK Rise and Fall Time
t7
(Notes 5, 8)
3
5
ns
TCLK Rise and Fall Time
t8
(Notes 5, 9)
5
ns
Note 1:
Note 2:
Note 3:
Note 4:
Note 5:
Note 6:
DS3 mode.
E3 mode.
STS-1 mode.
Outputs loaded with 25pF, measured at 50% threshold.
Not tested during production test.
When TCINV = 0, TPOS/TDAT and TNEG are sampled on the rising edge of TCLK. When TCINV = 1, TPOS/TDAT and TNEG
are sampled on the falling edge of TCLK.
When RCINV = 0, RPOS/RDAT and RNEG/RLCV are updated on the falling edge of RCLK. When RCINV = 1, RPOS/RDAT and
RNEG/RLCV are updated on the rising edge of RCLK.
Outputs loaded with 25pF, measured between V
OL
(max) and V
OH
(min).
Measured between V
IL
(max) and V
IH
(min).
Note 7:
Note 8:
Note 9:
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PDF描述
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