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參數(shù)資料
| 型號： | DS3174N+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 43/234頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD DS3/E3 TXRX 400-PBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | DS3，E3 |
| 電路數(shù)： | 4 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 電流 - 電源： | 725mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
| 包括： | DS3 調(diào)幀器，E3 調(diào)幀器，HDLC 控制器，芯片內(nèi) BERT |
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DS3171/DS3172/DS3173/DS3174
137
Register Name:
PORT.CR3
Register Description:
Port Control Register 3
Register Address:
(0,2,4,6)44h
Bit #
15
14
13
12
11
10
9
8
Name
--
RCLKS
RSOFOS
RESERVED
TCLKS
TSOFOS
RESERVED
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
P8KRS1
P8KRS0
P8KREF
LOOPT
CLADC
RFTS
TFTS
TLTS
Default
0
Bit 13: Receive Clock Output Select (RCLKS). This bit is used to select the function of the RGCLKn / RCLKOn
pins. See Table 10-24.
0 = Selects the RGCLKn signal, or the drive low pin function.
1 = Selects RCLKOn signal.
Bit 12: Receive Start Of Frame Output Select (RSOFOS). This bit is to select the function of the RSOFOn /
RDENn pins. See Table 10-23.
0 = Selects RDENn signal.
1 = Selects RSOFOn signal.
Bit 10: Transmit Clock Output Select (TCLKS). This bit is used to select the function of the TGCLKn / TCLKOn
pins. See Table 10-22.
0 = Selects TGCLKn signal.
1 = Selects TCLKOn signal.
Bit 9: Transmit Start Of Frame Output Select (TSOFOS). This bit is used to select the function of the TSOFOn /
TDENn pins. See Table 10-21.
0 = Selects TDENn signal.
1 = Selects TSOFOn signal.
Bits 7 to 6: Port 8 kHz Reference Source Select (P8KRS[1:0]). This bit selects the source of the 8 kHz reference
from the port sources. The 8K reference for this port can be used as the global 8K reference source. See Table
Bit 6: Port 8 kHz Reference Source Select (P8KRS). This bit selects the source of the 8 kHz reference from the
port sources. The 8K reference for this port can also be used as the global 8K reference source.
0 = Selects the receive internal framer clock (based on RLCLKn or RX LIU recovered clock
1 = Selects the transmit internal framer clock (based on TCLKIn or the CLAD clock)
Bit 5: PORT 8 kHz Reference Source (P8KREF). This bit selects the source of the 8 kHz reference for PLCP
trailer operation and one second timer.
0 = 8 kHz reference from global source
1 = 8 kHz reference from this ports selected source
Bit 4: LOOP Time Enable (LOOPT). When this bit is set, the port is in loop time mode. The transmit clock is set to
the receive clock from the RLCLKn pin or the recovered clock from the LIU or the CLAD clock and the TCLKIn pin
is not used. This function of this bit is conditional on other control bits. See Table 10-4 for more details.
0 = Normal transmit clock operation
1 = Transmit using the receive clock
Bit 3: CLAD Transmit Clock Source Control (CLADC). This bit is used to enable the CLAD clocks as the source
of the internal transmit clock. This function of this bit is conditional on other control bits. See Table 10-4 for more
details.
0 = Use CLAD clocks for the transmit clock as appropriate
1 = Do not use CLAD clocks for the transmit clock – (if no loopback is enabled, TCLKIn is the source)
Bit 2: Receive Framer IO Signal Timing Select (RFTS). This bit controls the timing reference for the signals on
the receive framer interface IO pins. The pins controlled are RSERn, RSOFOn / RDENn. See Table 10-8 for more
details.
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PDF描述 |
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