參數(shù)資料
型號(hào)： DS26518G
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： 數(shù)字傳輸電路
英文描述： 8-Port T1/E1/J1 Transceiver
中文描述： DATACOM, FRAMER, BGA256
封裝： 17 X 17 MM, 1 MM, PITCH, CSBGA-256
文件頁(yè)數(shù)： 23/286頁(yè)
文件大?。?/td> 1539K
代理商： DS26518G
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DS26518 8-Port T1/E1/J1 Transceiver
23 of 286
NAME
PIN
TYPE
FUNCTION
RECEIVE FRAMER
RSER1
RSER2
RSER3
RSER4
RSER5
RSER6
RSER7
RSER8
RCLK1
RCLK2
RCLK3
RCLK4
RCLK5
RCLK6
RCLK7
RCLK8
E5
D6
N4
N6
M11
M12
B12
F11
F4
G4
L4
M4
K13
J13
F13
E13
Output
Received Serial Data 1 to 8.
Received NRZ serial data. Updated on rising edges
of RCLKn when the receive-side elastic store is disabled. Updated on the rising
edges of RSYSCLKn when the receive-side elastic store is enabled.
When IBO mode is used, the RSERn pins can output data for multiple framers.
The RSERn data is synchronous to RSYSCLKn. See Section
9.8.2
and
Table
9-6
.
Output
Receive Clock 1 to 8.
A 1.544MHz (T1) or 2.048MHz (E1) clock that is used to
clock data through the receive-side framer. This clock is recovered from the
signal at RTIPn and RRINGn. RSERn data is output on the rising edge of
RCLKn. RCLKn is used to output RSERn when the elastic store is not enabled or
IBO is not used. When the elastic store is enabled or IBO is used, the RSERn is
clocked by RSYSCLKn.
RSYSCLK1
L12
Input
Receive System Clock 1.
1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz receive backplane clock. Only used when the receive-side elastic
store function is enabled. Should be tied low in applications that do not use the
receive-side elastic store. Multiple of 2.048MHz is expected when the IBO mode
is used.
Note:
If the
GTCR1
.528MD bit is set, RSYSCLK1 becomes the master
RSYSCLK for all framers.
RSYSCLK2/
RLF/LTC2
RSYSCLK3/
RLF/LTC3
RSYSCLK4/
RLF/LTC4
RSYSCLK5/
RLF/LTC5
RSYSCLK6/
RLF/LTC6
RSYSCLK7/
RLF/LTC7
RSYSCLK8/
RLF/LTC8
RSYNC1
RSYNC2
RSYNC2
RSYNC2
RSYNC5
RSYNC6
RSYNC7
RSYNC8
E3
M3
N3
N14
M14
E14
D14
Input with
internal
pulldown/
Output
Receive System Clock 2 to 8.
1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz receive backplane clock. Only used when the receive-side elastic
store function is enabled. Should be tied low in applications that do not use the
receive-side elastic store. Multiple of 2.048MHz is expected when the IBO Mode
is used.
Receive Loss of Frame/Loss of Transmit Clock.
This pin can also be
programmed to either toggle high when the synchronizer is searching for the
frame and multiframe or to toggle high if the TCLKn pin has not been toggled for
approximately three clock periods.
RLF/LTC[8:2] are available when
GTCR1
.528MD = 1.
Note:
If the
GTCR1
.528MD bit is set, RSYSCLK1 becomes the master
RSYSCLK for all framers.
A4
B6
N5
T6
R10
P12
C11
D13
Input/
Output
Receive Synchronization 1 to 8.
If the receive-side elastic store is enabled, this
signal is used to input a frame or multiframe boundary pulse. If set to output
frame boundaries, RSYNCn can be programmed to output double-wide pulses on
signaling frames in T1 mode. In E1 mode, RSYNCn out can be used to indicate
CAS and CRC-4 multiframe. The DS26518 can accept an H.100-compatible
synchronization signal. The default direction of this pin at power-up is input, as
determined by the RSIO control bit in the
RIOCR
.2 register.
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