參數(shù)資料
型號： DS21Q44T+
廠商： Maxim Integrated Products
文件頁數(shù)： 87/105頁
文件大小： 0K
描述： IC FRAMER ENHANCED E1 4X 128TQFP
標(biāo)準(zhǔn)包裝： 72
控制器類型： E1 調(diào)幀器
接口： 并行/串行
電源電壓： 2.97 V ~ 3.63 V
電流 - 電源： 75mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-LQFP（14x20）
包裝： 管件
DS21Q44
82 of 105
18. TIMING DIAGRAMS
Figure 18-1. RECEIVE SIDE TIMING
Figure 18-2. RECEIVE SIDE BOUNDARY TIMING (With Elastic Store Disabled)
3
RCLK
RSYNC / RFSYNC
RCHCLK
RCHBLK
RLCLK
RLINK
2
Notes:
1. There is a 6 RCLK delay from RPOS, RNEG to RSER
2. RCHBLK is programmed to block channel 2
3. RLINK is programmed to output the Sa4 bit
4. Shown is a non-align frame boundary
5. RSIG normally contains the CAS multiframe alignment nibble (0000) in Channel 1
Sa4 Sa5
Sa7 Sa8
Sa6
LSB
MSB
CHANNEL 2
RSER
CHANNEL 32
Si
1
A
Sa4
CHANNEL 1
Sa5 Sa6 Sa7 Sa8
D
CHANNEL 2
RSIG
CHANNEL 32
CHANNEL 1
Sa5
A
B
C
Note 5
LSB
MSB
CHANNEL 2
Si
1
A
Sa4
CHANNEL 1
Sa5 Sa6 Sa7 Sa8
RPOS, RNEG 1
LSB
12
34
5
6
7
8
9
10 11 12 13 14 15 16
FRAME#
1
12
34
5
6
14 15 16
2
3
RSYNC /
RFSYNC
RSYNC
RLCLK
RLINK
Notes:
1. RSYNC in the frame mode (RCR1.6 = 0)
2. RSYNC in the multiframe mode (RCR1.6 = 1)
3. RLCLK is programmed to output just the Sa4 bit
4. RLINK will always output all five Sa bits as well as the rest of the receive data stream
5. This diagram assumes the CAS MF begins with the FAS word
4
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