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參數(shù)資料
| 型號： | DS2153Q-A7+T&R |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 52/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX E1 1-CHIP 5V 44-PLCC |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 500 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | E1 |
| 電路數(shù)： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 65mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 44-PLCC（16.59x16.59） |
| 包裝： | 帶卷 (TR) |
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DS2153Q
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Table 16-2. AC Characteristics—Receive Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2153Q; VDD = 5V +5%/-4%, TA = -40°C to +85°C for
DS2153QN.) (See Figure 16-4.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
ACLKI/RCLK Period
tCP
488
ns
tCH
180
244
ns
RCLK Pulse Width
tCL
180
244
ns
1
tCH
90
244
ns
RCLK Pulse Width
tCL
200
244
ns
2
tSP
648
ns
3
SYSCLK Period
tSP
488
ns
4
tSH
50
ns
SYSCLK Pulse Width
tSL
50
RSYNC Setup to SYSCLK
Falling
tSU
25
tSH -5
ns
RSYNC Pulse Width
tPW
50
ns
SYSCLK Rise/Fall Times
tR, tF
25
ns
Delay RCLK or SYSCLK to
RSER Valid
tDD
70
ns
Delay RCLK or SYSCLK to
RCHCLK
tD1
50
ns
Delay RCLK or SYSCLK to
RCHBLK
tD2
50
ns
Delay RCLK or SYSCLK to
RSYNC
tD3
50
ns
Delay RCLK to RLCLK
tD4
50
ns
Delay RCLK to RLINK Valid
tD5
50
ns
NOTES:
1) Jitter attenuator enabled in the receive side path.
2) Jitter attenuator disabled or enabled in the transmit path.
3) SYSCLK = 1.544MHz.
4) SYSCLK = 2.048MHz.
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