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參數(shù)資料
| 型號： | DS21458N+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 25/269頁 |
| 文件大小： | 0K |
| 描述： | IC LIU QUAD T1/E1/J1 256-CSBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 90 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 4/4 |
| 規(guī)程： | IEEE 1149.1 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA，CSBGA |
| 供應商設備封裝： | 256-CSBGA（17x17） |
| 包裝： | 管件 |
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DS21455/DS21458 Quad T1/E1/J1 Transceivers
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20.2 Transmit Side
See the IOCR1 and IOCR2 registers for information on clock and I/O configurations.
The operation of the transmit elastic store is very similar to the receive side. If the transmit-side elastic
store is enabled a 1.544MHz or 2.048MHz clock can be applied to the TSYSCLK input. For higher-rate
system clock applications, see the Interleaved PCM Bus Operation section. Controlled slips in the
transmit elastic store are reported in the SR5.3 bit and the direction of the slip is reported in the SR5.4
and SR5.5 bits.
20.2.1 T1 Mode
If the user selects to apply a 2.048MHz clock to the TSYSCLK pin, then the data input at TSER will be
ignored every fourth channel. Hence, channels 1, 5, 9, 13, 17, 21, 25, and 29 (time slots 0, 4, 8, 12, 16,
20, 24, and 28) will be ignored. The user can supply frame or multiframe sync pulse to the TSSYNC
input. Also, in 2.048MHz applications, the TCHBLK output will be forced high during the channels
ignored by the framer.
20.2.2 E1 Mode
A 1.544MHz or 2.048MHz clock can be applied to the TSYSCLK input. The user must supply a frame-
sync pulse or a multiframe-sync pulse to the TSSYNC input.
20.3 Elastic Stores Initialization
There are two elastic-store initializations that can be used to improve performance in certain applications:
elastic store reset and elastic store align. Both of these involve the manipulation of the elastic store’s read
and write pointers and are useful primarily in synchronous applications (RSYSCLK/TSYSCLK are
locked to RCLK/TCLK, respectively). See Table 20-1 for details.
Table 20-1. Elastic Store Delay After Initialization
INITIALIZATION
REGISTER BIT
DELAY
Receive Elastic Store Reset
ESCR.2
8 Clocks < Delay < 1 Frame
Transmit Elastic Store Reset
ESCR.6
1 Frame < Delay < 2 Frames
Receive Elastic Store Align
ESCR.3
Frame < Delay < 1 Frames
Transmit Elastic Store Align
ESCR.7
Frame < Delay < 1 Frames
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PDF描述 |
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參數(shù)描述 |
|---|---|
| DS21458N+ | 功能描述:網(wǎng)絡控制器與處理器 IC Quad E1-T1-J1 Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS21458-W+ | 功能描述:網(wǎng)絡控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS2145N | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DS2145Q | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DS2145QN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
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