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參數(shù)資料
| 型號(hào)： | DS21448L+ |
| 廠商： | Maxim Integrated Products |
| 文件頁(yè)數(shù)： | 50/60頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU QUAD E1/T1/J1 128-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 72 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動(dòng)器/接收器數(shù)： | 4/4 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-LQFP（14x20） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁(yè)面： | 1430 (CN2011-ZH PDF) |
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DS21448 3.3V T1/E1/J1 Quad Line Interface
54 of 60
Table 10-D. AC Characteristics—Receive Side
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
(Note 1)
488
RCLK Period
tCP
(Note 2)
648
ns
tCH
RCLK Pulse Width
tCL
(Note 3)
200
ns
tCH
RCLK Pulse Width
tCL
(Note 4)
150
ns
Delay RCLK to RPOS, RNEG,
PBEO, RBPV Valid
tDD
50.0
ns
Note 1: E1 mode.
Note 2: T1 or J1 mode.
Note 3: Jitter attenuator enabled in the receive path.
Note 4: Jitter attenuator disabled or enabled in the transmit path.
Figure 10-9. Receive-Side Timing
tDD
RPOS, RNEG
RCLK
(Note 2)
CL
t
tCP
CH
t
RCLK
(Note 1)
PBEO
tDD
BIT
ERROR
BPV/
EXZ/
CV
PRBS DETECTOR OUT OF SYNC
RNEG
(Note 3)
BPV/
EXZ/
CV
NOTE 1:
RCES = 1 (CCR2.0) OR CES = 1.
NOTE 2:
RCES = 0 (CCR2.0) OR CES = 0.
NOTE 3:
RNEG IS IN NRZ MODE (CCR1.6 = 1).
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PDF描述 |
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