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參數(shù)資料
| 型號： | CY7C4421 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 64× 9 Synchronous FIFOs(64×9同步先進先出（FIFO）) |
| 中文描述： | 64 × 9（64 × 9同步先進先出（FIFO）的同步FIFO的） |
| 文件頁數(shù)： | 10/19頁 |
| 文件大?。?/td> | 550K |
| 代理商： | CY7C4421 |
CY7C4421/4201/4211/4221
CY7C4231/4241/4251
Document #: 38-06016 Rev. *C
Page 10 of 19
Reset Timing
[17]
First Data Word Latency after Reset with Simultaneous Read and Write
Notes:
17.The clocks (RCLK, WCLK) can be free-running during reset.
18.Holding WEN2/LD HIGH during reset will make the pin act as a second enable pin. Holding WEN2/LD LOW during reset will make the pin act as a load enable
for the programmable flag offset registers.
19.After reset, the outputs will be LOW if OE = 0 and three-state if OE = 1.
20.When t
SKEW1
> minimum specification, t
(maximum) = t
+ t
. When t
< minimum specification, t
FRL
(maximum) = either 2*t
CLK
+ t
SKEW1
or
t
+ t
. The Latency Timing applies only at the Empty Boundary (EF = LOW).
21.The first word is available the cycle after EF goes HIGH, always.
Switching Waveforms
(continued)
t
RS
t
RSR
Q
0 -
Q
8
RS
t
RSF
t
RSF
t
RSF
OE = 1
OE = 0
REN1,
REN2
EF,PAE
FF,PAF,
t
RSS
t
RSR
t
RSS
t
RSR
t
RSS
WEN2/LD
WEN1
[18]
[19]
D
0
(FIRST
VALID
Write)
t
SKEW1
WEN1
WCLK
Q
0
–Q
8
EF
REN1,
REN2
OE
t
OE
t
ENS
t
OLZ
t
DS
RCLK
t
REF
t
A
t
FRL
D
1
D
2
D
3
D
4
D
0
D
1
D
0
–D
8
t
A
WEN2
(if applicable)
[20]
[21]
相關PDF資料 |
PDF描述 |
|---|---|
| CY7C4231 | 2K x 9 Synchronous FIFOs(2Kx9同步先進先出（FIFO）) |
| CY7C4251 | 8K x 9 Synchronous FIFOs(8Kx9同步先進先出（FIFO）) |
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| CY7C4425V-15ASC | OSC 5V SMT 7X5 CMOS PROGRM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| CY7C4421-10JXC | 功能描述:IC SYNC FIFO 64KX9 10NS 32PLCC RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:CY7C 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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| CY7C4421-15JC | 制造商:Cypress Semiconductor 功能描述: |
| CY7C4421-25AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C4425-15AC | 制造商:Cypress Semiconductor 功能描述: |
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