參數(shù)資料
型號： CY7C1524AV18
廠商： Cypress Semiconductor Corp.
英文描述： 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
中文描述： 72兆位的DDR - II二氧化硅的SRAM 2字突發(fā)結(jié)構(gòu)
文件頁數(shù)： 24/28頁
文件大?。?/td> 1133K
代理商： CY7C1524AV18
PRELIMINARY
CY7C1522AV18
CY7C1529AV18
CY7C1523AV18
CY7C1524AV18
Document #: 001-06981 Rev. *B
Page 24 of 28
Switching Waveforms
[29, 30, 31]
Notes:
29.Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e., A0+1.
30.Outputs are disabled (High-Z) one clock cycle after a NOP.
31.In this example, if address A2 = A1,then data Q20 = D10 and Q21 = D11. Write data is forwarded immediately as read results. This note applies to the whole diagram
K
1
2
3
4
5
6
7
8
K
LD
R/W
A
Q
D
C
C#
READ
(burst of 2)
READ
(burst of 2)
READ
(burst of 2)
WRITE
(burst of 2)
WRITE
(burst of 2)
tKHCH
tKHCH
NOP
NOP
CQ
CQ#
tKH
tKHKH
tCO
tKL
tCYC
t
tHC
tSA
tHA
tSD
tHD
tSD
tHD
tCLZ
tDOH
SC
tKH
tKHKH
tKL
tCYC
tCQD
tCCQO
tCQOH
tCCQO
tCQOH
DON’T CARE
UNDEFINED
A0
A1
A2
A3
A4
D20
D21
D30
D31
Q40
Q11
Q10
Q41
Q00
Q01
tCQDOH
t
CQH
t
CQHCQH
tCHZ
[+] Feedback
相關PDF資料
PDF描述
CY7C1524AV18-167BZC 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
CY7C1524AV18-167BZI 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
CY7C1524AV18-167BZXC 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
CY7C1524AV18-167BZXI 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
CY7C1524AV18-200BZC 72-Mbit DDR-II SIO SRAM 2-Word Burst Architecture
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參數(shù)描述
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