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參數(shù)資料
| 型號(hào)： | CY7C1245V18-300BZC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| 中文描述： | 1M X 36 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, MO-216, FBGA-165 |
| 文件頁數(shù)： | 17/28頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | CY7C1245V18-300BZC |
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CY7C1241V18
CY7C1256V18
CY7C1243V18
CY7C1245V18
Document Number: 001-06365 Rev. *C
Page 17 of 28
TAP AC Switching Characteristics
Over the Operating Range
[15, 16]
Parameter
Description
Min
Max
Unit
t
TCYC
t
TF
t
TH
t
TL
Setup Times
TCK Clock Cycle Time
50
ns
TCK Clock Frequency
20
MHz
TCK Clock HIGH
20
ns
TCK Clock LOW
20
ns
t
TMSS
t
TDIS
t
CS
Hold Times
TMS Setup to TCK Clock Rise
5
ns
TDI Setup to TCK Clock Rise
5
ns
Capture Setup to TCK Rise
5
ns
t
TMSH
t
TDIH
t
CH
Output Times
TMS Hold after TCK Clock Rise
5
ns
TDI Hold after Clock Rise
5
ns
Capture Hold after Clock Rise
5
ns
t
TDOV
t
TDOX
TCK Clock LOW to TDO Valid
10
ns
TCK Clock LOW to TDO Invalid
0
ns
TAP Timing and Test Conditions
[16]
t
TL
t
TH
(a)
TDO
C
L
= 20 pF
Z
0
= 50
GND
0.9V
50
1.8V
0V
ALL INPUT PULSES
0.9V
Test Clock
TCK
Test Mode Select
TMS
Test Data In
TDI
Test Data Out
TDO
t
TCYC
t
TMSH
t
TMSS
t
TDIS
t
TDIH
t
TDOV
t
TDOX
Notes
15.t
and t
refer to the set-up and hold time requirements of latching data from the boundary scan register.
16.Test conditions are specified using the load in TAP AC test conditions. t
R
/t
F
= 1 ns.
[+] Feedback
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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