參數(shù)資料
型號： CY7C09159V
廠商： Cypress Semiconductor Corp.
英文描述： 3.3V 8K x 9 Synchronous Dual-Port Static RAM(3.3V 8K x 9 同步雙端口靜態(tài)RAM)
中文描述： 3.3 8K的× 9同步雙端口靜態(tài)RAM（3.3 8K的× 9同步雙端口靜態(tài)RAM）的
文件頁數(shù)： 15/17頁
文件大小： 322K
代理商： CY7C09159V
CY7C09159V
CY7C09169V
PRELIMINARY
15
Notes:
25.
“
X
”
=
“
don
’
t care,
”
“
H
”
= V
IH
,
“
L
”
= V
.
26. ADS, CNTEN, CNTRST =
“
don
’
t care.
”
27. OE is an asynchronous input signal.
28. When CE changes state in the pipelined mode, deselection and read happen in the following clock cycle.
29. CE
and OE = V
; CE
and R/W = V
.
30. Data shown for Flow-through mode; pipelined mode output will be delayed by one cycle.
31. Counter operation is independent of CE
0
and CE
1
.
Read/Write and Enable Operation
[25, 26, 27]
Inputs
Outputs
OE
X
CLK
CE
0
H
CE
1
X
R/W
X
I/O
0
–
I/O
9
High-Z
Operation
Deselected
[28]
X
X
L
X
High-Z
Deselected
[28]
X
L
H
L
D
IN
Write
L
L
H
H
D
OUT
Read
[28]
H
X
L
H
X
High-Z
Outputs Disabled
Address Counter Control Operation
[25, 29, 30, 31]
Address
X
Previous
Address
X
CLK
ADS
X
CNTEN
X
CNTRST
L
I/O
Mode
Reset
Operation
D
out(0)
Counter Reset to Address 0
A
n
X
L
X
H
D
out(n)
Load
Address Load into Counter
X
A
n
H
H
H
D
out(n)
Hold
External Address Blocked
—
Counter
Disabled
Counter Enabled
—
Internal Address
Generation
X
A
n
H
L
H
D
out(n+1)
Increment
相關(guān)PDF資料
PDF描述
CY7C09169V 3.3V 16K x 9 Synchronous Dual-Port Static RAM(3.3V 16K x 9 同步雙端口靜態(tài)RAM)
CY7C09159 8K x 9 Synchronous Dual-Port Static RAM(8K x 9 同步雙端口靜態(tài)RAM)
CY7C09179A 32K x 9 Synchronous Dual-Port Static RAM(32K x 9 同步雙端口靜態(tài)RAM)
CY7C09079A 32K x 8 Synchronous Dual-Port Static RAM(32K x 8 同步雙端口靜態(tài)RAM)
CY7C09089A 64K x 8 Synchronous Dual-Port Static RAM(64K x 8 同步雙端口靜態(tài)RAM)
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