參數資料
型號： CY39200V484-83BGI
廠商： Cypress Semiconductor Corp.
英文描述： CPLDs at FPGA Densities
中文描述： CPLD器件在FPGA的密度
文件頁數： 22/86頁
文件大小： 1235K
代理商： CY39200V484-83BGI
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 22 of 86
Input and Output Standard Timing Delay
Adjustments
All the timing specifications in this data sheet are specified
based on LVCMOS compliant inputs and outputs (fast slew
rates).
[15]
Apply following adjustments if the inputs and outputs
are configured to operate at other standards.
t
INDUTY
f
PLLO[14]
f
PLLI[14]
f
PLLVCO
P
SAPLLI
f
MPLLI
JTAG Parameters
t
JCKH
t
JCKL
t
JCP
t
JSU
t
JH
t
JCO
t
JXZ
t
JZX
40
6.2
12.5
100
–0.3
60
266
133
266
+0.3
50
40
6.2
12.5
100
–0.3
60
266
133
266
+0.3
50
40
6.2
12.5
100
–0.3
60
266
133
266
+0.3
50
40
6.2
12.5
100
–0.3
60
200
100
266
+0.3
50
40
6.2
12.5
100
–0.3
60
200
100
266
+0.3
50
%
MHz
MHz
MHz
%
KHz
25
25
50
10
10
25
25
50
10
10
25
25
50
10
10
25
25
50
10
10
25
25
50
10
10
ns
ns
ns
ns
ns
ns
ns
ns
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
Switching Characteristics — Parameter Values
Over the Operating Range (continued)
Parameter
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
I/O Standard
LVTTL – 2 mA
LVTTL – 4 mA
LVTTL – 6 mA
LVTTL – 8 mA
LVTTL – 12 mA
LVTTL – 16 mA
LVTTL – 24 mA
LVCMOS
LVCMOS3
LVCMOS2
LVCMOS18
3.3V PCI
GTL+
SSTL3 I
SSTL3 II
Output Delay Adjustments
Input Delay Adjustments
t
IOIN
t
CKIN
0
0
0
0
0
0
0
0
0.1
0.1
0.2
0.2
0.5
0.4
0
0.5
0.4
0.5
0.3
0.5
0.3
Fast Slew Rate
t
EA
2.75
1.8
1.8
1.2
0.6
0.16
0
0
0.14
0.05
0.41
1.6
–0.14
0.02
[16]
0.6
[16]
–0.15
–0.4
Slow Slew Rate
(additional delay to fast slew rate)
t
IODSLOW
t
EASLOW
2.6
2.0
2.5
2.0
2.5
2.0
2.4
2.0
2.3
2.0
2.0
2.0
1.6
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.1
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
t
IOD
t
ER
t
ERSLOW
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
t
IOREGPIN
0
0
0
0
0
0
0
0
0.2
0.4
0.3
0
0.2
0.3
0.3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0.1
0.7
0
0.1
0
0.9
[16]
0.1
0
0
0.3
0.2
Notes:
14. Refer to page 11 and the application note titled
“Delta39K PLL and Clock Tree”
for details on the PLL operation.
15. For “slow slew rate” output delay adjustments, refer to
Warp
software’s static timing analyzer results.
16. These delays are based on falling edge output. The rising edge delay depends on the size of pull-up resistor and termination voltage.
相關PDF資料
PDF描述
CY39200V484-83MBC CPLDs at FPGA Densities
CY39200V484-83MBI CPLDs at FPGA Densities
CY39200V484-83MGC CPLDs at FPGA Densities
CY39200V484-83MGI CPLDs at FPGA Densities
CY39200V484-83NC CPLDs at FPGA Densities
相關代理商/技術參數
參數描述
CY39200V676-125MBXC 功能描述:CPLD - 復雜可編程邏輯器件 Delta39K 200K 125MHz COM RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
CY39200V676-181MBC 制造商:Cypress Semiconductor 功能描述:
CY39200V676-181MBXC 功能描述:CPLD - 復雜可編程邏輯器件 Delta39K 200K 181MHz COM RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
CY39200V676-83MBXC 功能描述:CPLD - 復雜可編程邏輯器件 Delta39K 200K 83MHz COM RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
CY39200Z208-125BBC 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*