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參數(shù)資料
| 型號(hào)： | CY28419ZXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 2/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK SERV CK419 56TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | * |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | 時(shí)鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:25 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
CY28419
......................Document #: 38-07444 Rev. *D Page 10 of 15
FS_A, FS_B
VTT_PWRGD#
PWRGD_VRM
VDD Clock Gen
Clock State
Clock Outputs
Clock VCO
0.2-0.3mS
Delay
State 0
State 2
State 3
Wait for
VTT_PWRGD#
Sample Sels
Off
On
State 1
Device is not affected,
VTT_PWRGD# is ignored
Figure 5. VTTPWRGD Timing Diagram
VTT_PWRGD# = Low
Delay
>0.25mS
S1
Power Off
S0
VDD_A = 2.0V
Sample
Inputs straps
S2
Normal
Operation
Wait for <1.8ms
Enable Outputs
S3
VTT_PWRGD# = toggle
VDD_A = off
Figure 6. Clock Generator Power-up/Run State Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-J50-MZ-F3 | CONVERTER MOD DC/DC 5V 25W |
| VI-J50-MZ-F1 | CONVERTER MOD DC/DC 5V 25W |
| CY28409OXCT | IC CLOCK CK409GRANTSDALE 56TSSOP |
| ICS581G-02LF | IC CLK MUX GLITCH FREE 16-TSSOP |
| ICS527R-02LFT | IC CLOCK SLICER ZD BUFFER 28SSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY28435 | 制造商:SPECTRALINEAR 制造商全稱:SPECTRALINEAR 功能描述:Clock Generator for Intel Grantsdale Chipset |
| CY28435OXC | 制造商:SPECTRALINEAR 制造商全稱:SPECTRALINEAR 功能描述:Clock Generator for Intel Grantsdale Chipset |
| CY28435OXCT | 制造商:SPECTRALINEAR 制造商全稱:SPECTRALINEAR 功能描述:Clock Generator for Intel Grantsdale Chipset |
| CY28435ZXC | 制造商:SPECTRALINEAR 制造商全稱:SPECTRALINEAR 功能描述:Clock Generator for Intel Grantsdale Chipset |
| CY28435ZXCT | 制造商:SPECTRALINEAR 制造商全稱:SPECTRALINEAR 功能描述:Clock Generator for Intel Grantsdale Chipset |
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