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參數(shù)資料
| 型號： | CSTCE12M0G52 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁數(shù)： | 431/592頁 |
| 文件大?。?/td> | 3307K |
| 代理商： | CSTCE12M0G52 |
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CHAPTER 21 STANDBY FUNCTION
431
User
’
s Manual U14260EJ3V1UD
21.2.2 STOP mode
(1) STOP mode setting and operating status
The STOP mode is set by executing the STOP instruction. It can be set only with the main system clock.
Cautions 1. When the STOP mode is set, the X2 pin is internally connected to V
DD1
via a pull-up resistor
to minimize the leakage current at the crystal oscillator. Thus, do not use the STOP mode
in a system where an external clock is used for the main system clock.
2. Because the interrupt request signal is used to clear the standby mode, if there is an
interrupt source with the interrupt request flag set and the interrupt mask flag reset, the
standby mode is immediately cleared if set. Thus, the STOP mode is reset to the HALT mode
immediately after execution of the STOP instruction. The operating mode is set after the
wait set using the oscillation stabilization time select register (OSTS).
The operating statuses in the STOP mode are described in Table 21-3 below.
Table 21-3. STOP Mode Operating Statuses
STOP Mode Setting
With Subsystem Clock
Without Subsystem Clock
Item
Clock generator
Only main system clock oscillation is stopped.
CPU
Operation stops.
Ports (output latches)
Status before STOP mode setting is held.
16-bit timer/event counters 00, 01
Operation stops.
8-bit timer/event counters 50, 51
Operable only when TI50, TI51 are selected as count clock.
Watch timer
Operable when f
XT
is selected as
count clock.
Operation stops.
Watchdog timer
Operation stops.
Clock output
Operable when f
XT
is selected as
PCL is at low level.
output clock.
Buzzer output
BUZ is at low level.
A/D converter
Operation stops.
Serial interface
Other than UART0, 2
Operable only when externally supplied clock is specified as the serial clock.
UART0, 2
Operation stops. (Transmit shift register 0, 2 (TXS0, TXS2), receive shift register
0, 2 (RX0, RX2), receive buffer register 0, 2 (RXB0, RXB2) and transmit buffer
register 2 (TXB2) hold the value just before the clock stopped.)
External interrupt
Operable
Bus line during
AD0 to AD7
High impedance
external expansion
A8 to A15
Status before STOP mode setting is held.
ASTB
Low level
WR, RD
High level
WAIT
High impedance
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| CSTCE12M0G52-B0 | 制造商:Murata Manufacturing Co Ltd 功能描述: |
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| CSTCE12M0G52-R1 | 制造商:Murata Manufacturing Co Ltd 功能描述: |
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