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參數(shù)資料
| 型號(hào)： | CSTCE10M0G52 |
| 廠商： | NEC Corp. |
| 元件分類(lèi)： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 428/592頁(yè) |
| 文件大?。?/td> | 3307K |
| 代理商： | CSTCE10M0G52 |
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CHAPTER 21 STANDBY FUNCTION
428
User
’
s Manual U14260EJ3V1UD
21.2 Standby Function Operations
21.2.1 HALT mode
(1) HALT mode setting and operating statuses
The HALT mode is set by executing the HALT instruction. It can be set with the main system clock or the
subsystem clock.
The operating statuses in the HALT mode are described below.
Table 21-1. HALT Mode Operating Statuses
HALT Mode
Setting
HALT Instruction Execution when
Using Main System Clock
HALT Instruction Execution when
Using Subsystem Clock
Without subsystem
clock
Note 1
With subsystem
clock
Note 2
With main system
clock oscillation
With main system
clock oscillation
stopped
Item
Clock generator
Both main system clock and subsystem clock can be oscillated. Clock supply to CPU stops.
CPU
Operation stops.
Ports (output latches) Status before HALT mode setting is held.
16-bit timer/event
counters 00, 01
Operable
Stop
8-bit timer/event
counters 50, 51
Operable
Operable when TI50,
TI51 are selected as
count clock.
Watch timer
Operable when f
X
/2
7
is
selected as count clock
Operable
Operable when f
XT
is
selected as count clock.
Watchdog timer
Operable
Operation stops.
Clock output
Operable when f
X
to f
X
/2
7
is
Operable
Operable when f
XT
is
selected as output clock
selected as output clock.
Buzzer output
Operable
BUZ is at low level.
A/D converter
Stop
Serial interface
Operable
Operable during
external clock input.
External interrupt
Operable
Bus line
during
external
AD0 to AD7
High impedance
A8 to A15
Status before HALT mode setting is held.
ASTB
Low level
expansion
WR, RD
High level
WAIT
High impedance
Notes 1.
Including case when external clock is not supplied.
2.
Including case when external clock is supplied.
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