(TA = 25° C; V+ = 5 V ±" />
參數(shù)資料
型號(hào)： CS5513-BSZR
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 24/26頁(yè)
文件大?。?/td> 0K
描述： IC ADC 20BIT INTERNAL OSC 8-SOIC
標(biāo)準(zhǔn)包裝： 2,000
位數(shù)： 20
采樣率（每秒）： 326
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 2.7mW
電壓電源： 雙 ±
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 8-SOIC（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 8-SOIC
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 1 個(gè)差分，雙極
CS5510/11/12/13
DS337F4
7
SWITCHING CHARACTERISTICS - CS5510/12
(TA = 25° C; V+ = 5 V ±5%; V- = 0 V; Input Levels: Logic 0 = 0 V, Logic 1 = V+; CL = 50 pF)
Notes: 20. Device parameters are specified with 32.768 kHz clock; however, clocks up to 130 kHz (CS5510) or
200 kHz (CS5512) can be used for increased throughput. Higher clock rates will result in degraded
linearity specifications, as shown in Figures 14 and 15.
21. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
22. On the CS5510/12, the serial clock input (SCLK) provides the master clock to operate the converter as
well as the serial data clock used to read conversion data. If SCLK is held high (logic 1) for tSLP or longer,
the CS5510/12 enters sleep. To exit from sleep mode, SCLK must be held low (logic 0) for tWAKE or
longer.
Parameter
Symbol
Min
Typ
Max
Unit
Master Clock Timing
Master Clock Frequency (CS5510)
(Note 20)
SCLK
10
32.768
130
kHz
Master Clock Frequency (CS5512)
(Note 20)
SCLK
10
32.768
200
kHz
Master Clock Duty Cycle
40
-
60
%
Rise Times
(Note 21)
CSB
SCLK
SDO
trise
-
50
1.0
10
-
s
ns
Fall Times
(Note 21)
CSB
SCLK
SDO
tfall
-
50
1.0
10
-
s
ns
Serial Port Timing
Serial Clock Frequency (CS5510)
(Note 22)
SCLK
10
32.768
130
kHz
Serial Clock Frequency (CS5512)
(Note 22)
SCLK
10
32.768
200
kHz
SCLK High to Enter Sleep
(Note 22)
tSLP
200
-
2000
s
SCLK Low to Exit Sleep
(Note 22)
tWAKE
10
-
s
Serial Clock
Pulse Width High
Pulse Width Low
t1
t2
2
-
60
s
SDO Read Timing
CS
to Data Valid
t3
--
150
ns
SCLK Falling to New Data Bit
t4
--
150
ns
CS
Rising to SDO Hi-Z
t5
--
150
ns
CS
Falling to SCLK Rising
t11
200
-
ns
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