參數(shù)資料
型號： C8051T633-GM
廠商： Silicon Laboratories Inc
文件頁數(shù)： 37/220頁
文件大?。?/td> 0K
描述： IC MCU 4KB 20PIN QFN
產(chǎn)品培訓(xùn)模塊： Serial Communication Overview
標準包裝： 91
系列： C8051T63x
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 17
程序存儲器容量： 4KB（4K x 8）
程序存儲器類型： OTP
RAM 容量： 768 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-VFQFN 裸露焊盤
包裝： 管件
配用： 336-1464-ND - KIT DEV FOR C8051T630 FAMILY
其它名稱： 336-1461-5
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Rev. 1.0
131
C8051T630/1/2/3/4/5
The SMBCS1–0 bits select the SMBus clock source, which is used only when operating as a master or
when the Free Timeout detection is enabled. When operating as a master, overflows from the selected
source determine the absolute minimum SCL low and high times as defined in Equation 21.1. Note that the
selected clock source may be shared by other peripherals so long as the timer is left running at all times.
For example, Timer 1 overflows may generate the SMBus and UART baud rates simultaneously. Timer
configuration is covered in Section “24. Timers” on page 169.
Equation 21.1. Minimum SCL High and Low Times
The selected clock source should be configured to establish the minimum SCL High and Low times as per
Equation 21.1. When the interface is operating as a master (and SCL is not driven or extended by any
other devices on the bus), the typical SMBus bit rate is approximated by Equation 21.2.
Equation 21.2. Typical SMBus Bit Rate
Figure 21.4 shows the typical SCL generation described by Equation 21.2. Notice that THIGH is typically
twice as large as TLOW. The actual SCL output may vary due to other devices on the bus (SCL may be
extended low by slower slave devices, or driven low by contending master devices). The bit rate when
operating as a master will never exceed the limits defined by equation Equation 21.1.
Figure 21.4. Typical SMBus SCL Generation
Setting the EXTHOLD bit extends the minimum setup and hold times for the SDA line. The minimum SDA
setup time defines the absolute minimum time that SDA is stable before SCL transitions from low-to-high.
The minimum SDA hold time defines the absolute minimum time that the current SDA value remains stable
Table 21.1. SMBus Clock Source Selection
SMBCS1
SMBCS0
SMBus Clock Source
0
Timer 0 Overflow
0
1
Timer 1 Overflow
1
0
Timer 2 High Byte Overflow
1
Timer 2 Low Byte Overflow
T
HighMin
T
LowMin
1
f
ClockSourceOverflow
----------------------------------------------
==
BitRate
f
ClockSourceOverflow
3
----------------------------------------------
=
SCL
Timer Source
Overflows
SCL High Timeout
TLow
THigh
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PDF描述
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C8051T635-GMR 功能描述:8位微控制器 -MCU 2KB 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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