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    參數(shù)資料
    型號(hào): C8051F564-IM
    廠商: Silicon Laboratories Inc
    文件頁(yè)數(shù): 257/302頁(yè)
    文件大?。?/td> 0K
    描述: IC 8051 MCU 16K FLASH 32-QFN
    產(chǎn)品培訓(xùn)模塊: Serial Communication Overview
    標(biāo)準(zhǔn)包裝: 73
    系列: C8051F56x
    核心處理器: 8051
    芯體尺寸: 8-位
    速度: 50MHz
    連通性: SMBus(2 線/I²C),CAN,LIN,SPI,UART/USART
    外圍設(shè)備: POR,PWM,溫度傳感器,WDT
    輸入/輸出數(shù): 25
    程序存儲(chǔ)器容量: 16KB(16K x 8)
    程序存儲(chǔ)器類型: 閃存
    RAM 容量: 2.25K x 8
    電壓 - 電源 (Vcc/Vdd): 1.8 V ~ 5.25 V
    數(shù)據(jù)轉(zhuǎn)換器: A/D 25x12b
    振蕩器型: 內(nèi)部
    工作溫度: -40°C ~ 125°C
    封裝/外殼: 32-VFQFN 裸露焊盤
    包裝: 管件
    配用: 336-1691-ND - KIT DEVELOPMENT FOR C8051F560
    其它名稱: 336-1701-5
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)當(dāng)前第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)第273頁(yè)第274頁(yè)第275頁(yè)第276頁(yè)第277頁(yè)第278頁(yè)第279頁(yè)第280頁(yè)第281頁(yè)第282頁(yè)第283頁(yè)第284頁(yè)第285頁(yè)第286頁(yè)第287頁(yè)第288頁(yè)第289頁(yè)第290頁(yè)第291頁(yè)第292頁(yè)第293頁(yè)第294頁(yè)第295頁(yè)第296頁(yè)第297頁(yè)第298頁(yè)第299頁(yè)第300頁(yè)第301頁(yè)第302頁(yè)
    C8051F55x/56x/57x
    58
    Rev. 1.1
    SFR Address = 0xBC; SFR Page = 0x00
    SFR Definition 6.4. ADC0CF: ADC0 Configuration
    Bit
    7
    6
    5
    4
    3
    2
    1
    0
    Name
    AD0SC[4:0]
    AD0RPT[1:0]
    GAINEN
    Type
    R/W
    Reset
    1
    0
    Bit
    Name
    Function
    7:3
    AD0SC[4:0] ADC0 SAR Conversion Clock Period Bits.
    SAR Conversion clock is derived from system clock by the following equation, where
    AD0SC
    refers to the 5-bit value held in bits AD0SC4–0. SAR Conversion clock
    requirements are given in the ADC specification table
    BURSTEN = 0: FCLK is the current system clock
    BURSTEN = 1: FCLK is a maximum of 30 MHz, independent of the current system
    clock..
    Note:
    Round up the result of the calculation for AD0SC
    2:1
    A0RPT[1:0] ADC0 Repeat Count.
    Controls the number of conversions taken and accumulated between ADC0 End of
    Conversion (ADCINT) and ADC0 Window Comparator (ADCWINT) interrupts. A con-
    vert start is required for each conversion unless Burst Mode is enabled. In Burst
    Mode, a single convert start can initiate multiple self-timed conversions. Results in
    both modes are accumulated in the ADC0H:ADC0L register. When AD0RPT1–0 are
    set to a value other than '00', the AD0LJST bit in the ADC0CN register must be
    set to '0' (right justified).
    00: 1 conversion is performed.
    01: 4 conversions are performed and accumulated.
    10: 8 conversions are performed and accumulated.
    11: 16 conversions are performed and accumulated.
    0
    GAINEN
    Gain Enable Bit.
    Controls the gain programming. Refer to Section “6.3. Selectable Gain” on page 53
    for information about using this bit.
    AD0SC
    FCLK
    CLK
    SAR
    --------------------
    1
    =
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