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參數(shù)資料
| 型號(hào)： | C8051F305-GM |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Mixed Signal ISP Flash MCU Family |
| 中文描述： | 混合信號(hào)ISP的閃存微控制器系列 |
| 文件頁(yè)數(shù)： | 14/310頁(yè) |
| 文件大小： | 2478K |
| 代理商： | C8051F305-GM |
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Page 14
DS007-0.4-NOV02
2002 Cygnal Integrated Products, Inc.
Advanced
Information
C8051F060/1/2/3
A
Figure 23.17. TMRnL: Timer 2, 3, and 4 Low Byte .............................................................285
Figure 23.18. TMRnH Timer 2, 3, and 4 High Byte .............................................................286
24. PROGRAMMABLE COUNTER ARRAY.......................................................................287
Figure 24.1. PCA Block Diagram..........................................................................................287
Figure 20.13. SPI Master Timing (CKPHA = 1)...................................................................24621. UART0..................................................................................................................................249
Figure 21.1. UART0 Block Diagram.....................................................................................249
Figure 21.2. UART0 Mode 0 Timing Diagram.....................................................................250
Figure 21.3. UART0 Mode 0 Interconnect............................................................................250
Figure 21.4. UART0 Mode 1 Timing Diagram.....................................................................251
Figure 21.5. UART0 Modes 2 and 3 Timing Diagram..........................................................252
Figure 21.6. UART0 Modes 1, 2, and 3 Interconnect Diagram ............................................253
Figure 21.7. UART Multi-Processor Mode Interconnect Diagram.......................................255
Figure 21.8. SCON0: UART0 Control Register....................................................................257
Figure 21.9. SSTA0: UART0 Status and Clock Selection Register......................................258
Figure 21.10. SBUF0: UART0 Data Buffer Register............................................................259
Figure 21.11. SADDR0: UART0 Slave Address Register....................................................259
Figure 21.12. SADEN0: UART0 Slave Address Enable Register........................................259
22. UART1..................................................................................................................................261
Figure 22.1. UART1 Block Diagram.....................................................................................261
Figure 22.2. UART1 Baud Rate Logic..................................................................................262
Figure 22.3. UART Interconnect Diagram............................................................................263
Figure 22.4. 8-Bit UART Timing Diagram...........................................................................263
Figure 22.5. 9-Bit UART Timing Diagram...........................................................................264
Figure 22.6. UART Multi-Processor Mode Interconnect Diagram.......................................265
Figure 22.7. SCON1: Serial Port 1 Control Register.............................................................266
Figure 22.8. SBUF1: Serial (UART1) Port Data Buffer Register.........................................267
23. TIMERS................................................................................................................................271
Figure 23.1. T0 Mode 0 Block Diagram................................................................................272
Figure 23.2. T0 Mode 2 Block Diagram................................................................................273
Figure 23.3. T0 Mode 3 Block Diagram................................................................................274
Figure 23.4. TCON: Timer Control Register.........................................................................275
Figure 23.5. TMOD: Timer Mode Register...........................................................................276
Figure 23.6. CKCON: Clock Control Register......................................................................277
Figure 23.7. TL0: Timer 0 Low Byte ....................................................................................278
Figure 23.8. TL1: Timer 1 Low Byte ....................................................................................278
Figure 23.9. TH0: Timer 0 High Byte...................................................................................278
Figure 23.10. TH1: Timer 1 High Byte.................................................................................278
Figure 23.11. T2, 3, and 4 Capture Mode Block Diagram....................................................280
Figure 23.13. TMRnCN: Timer 2, 3, and 4 Control Registers..............................................283
Figure 23.14. TMRnCF: Timer 2, 3, and 4 Configuration Registers ....................................284
Figure 23.15. RCAPnL: Timer 2, 3, and 4 Capture Register Low Byte................................285
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